Finale Spezifikationen für PCI-Express 7.0: Wenige Interesse an PCIe 6.0 für Endkundenmarkt

[Liesel Weppen]

Genau jemand der einen Intel 9900K mit PCIE3 x16 verbaut sich eine 4090/5090 rein. Das macht technisch keinen Sinn. Klar gibt es welche die nur PCIE3.0 X16 haben, aber die werden sich keine High-End Karte reinbauen.

Gehört ein 5900x auf einem X470-Board (welches nur PCIe3 kann) mit einer 6900XT auch schon dazu?
Hab irgendwie kein Problem damit, das meine Graka nur mit PCIe3 läuft. Da tausch ich doch nicht den gangen Unterbau.

 

[n3cron]

Gehört ein 5900x auf einem X470-Board (welches nur PCIe3 kann) mit einer 6900XT auch schon dazu?
Hab irgendwie kein Problem damit, das meine Graka nur mit PCIe3 läuft. Da tausch ich doch nicht den gangen Unterbau.

Das ist die Generation aus 2021 das ist schon 4 Jahre zurück. 🤣

 

[underclocker2k4]

Also "habe ich mal gehört", dürfte für 99% der Nutzer zutreffen, wobei die meisten des einem Prozent dann an ihre Soundkarte denken. Also was soll dies andere sein? Die paar wenigen Heimanwender die in Consumer Mainboard einen 10GbE NIC oder einen alten SAS HBA/RAID Controller stecken, sind doch wirklich komplett Nische.

Nehmen wir mal einen 2U Server, der 36 NVMe Slots hat. (EDSFF)
Bei x4 Interfaces wären das 144 Lanes an Bedarf fürs Storage.
So nen EPYC hat 128 PCIe Lanes. Einer reicht also nicht. Bei zweien wirds auch nur bedingt mehr, da die infinity fabric jeweils 64 Lanes nimmt. Also haben 2 CPUs auch nur 128 Lanes nach "außen". (manche Systeme nehmen nur x48 für die infinity fabric, was dann 32 Lanes zusätzlich nach "außen" führt, also 160 Lanes)

128 Lanes reichen also noch nicht mal fürs Storage, geschwiege auch nur ein einziges anderes PCIe Device. Und nen Server ohne Netzwerk z.B. ist echt nen bisschen blöd.
Das 160 Lanes dual System würde noch 1x PCIe x16 erlauben, na immerhin können wir ne NIC verbauen...

Aber was würde passieren, wenn wir die SSDs nur mit x1 anbinden und durch die höheren Standards dennoch die gleiche oder halbwegs gleiche/notwendige Bandbreite im Interface haben?
Wir brauchen nur noch 36 Lanes fürs Storage und haben 92 Lanes oder ganze 5 x16 Slots für anderen Kram.
Die kann man dann in NIC, NPU, DPUs oder GPUs investieren.

Aber auch NVMe Storagecontroller hätten ein vergleichbares Problem. Mal ganz davon ab, 144 Lanes zu verkabeln. Das wird im Case alles einfacher und auch auf der Backplane mit den ganzen Lanes in Relation zur Dichte.

Merkste was?

Beitrag automatisch zusammengeführt: Gestern um 17:53

Das ist die Generation aus 2021 das ist schon 4 Jahre zurück. 🤣

Hoecker, sie sind raus.
PS: glaube meine letzte GPU ist von 2016, also alles easy.

 

[Holt]

Nee, kenn ich nicht. Habe nur Leiterplattendesign im HF-Bereich studiert.

Indem du mal daufgeschaut hast oder was?

Du bist leider manchmal echt nen Dummschwätzer, dass muss ich leider so festhalten.

Es bestätigt nur wieder, warum du auf meiner IL so gut aufgehoben bist, dann jedesmal wenn du meinst mir zu widersprechen, merkst du nicht einmal das deine Aussagen meiner nicht widersprechen, sondern diese nur bestätigen! Siehe:

Trace length matching between different lanes or pairs is not required.

Genau das habe ich doch geschrieben! Die Längenkompensation war bei parallelen Schnittstellen ein gewaltiges Problem, aber PCIe ist eine serielle Schnittstelle und hat daher dies Problem auch dann nicht, wenn es mehrere Lanes gibt die die gleichen Geräte verbinden.

An embedded clock within each differential pair allows for different differential trace length. However, there is a limit to prevent ASIC buffer over-flow.

Was hatte ich geschrieben:

Dann hat man zwar auch eine gewisse Parallelität, aber eben nicht auf Bitebene, sondern auf einer höheren Ebene des Protokolls, wo der Controller entscheidet über welche der Lanes er ein Paket schickt. Die Pakete enthalten ja eben verschiedene Informationen im Header, der dann eben für den Overhead sorgt der den Unterschied aus den theoretisch und praktisch möglichen Transferraten ausmacht. So steht im Header neben Adressen von Sender und Empfänger, Länge, Prüfsumme und den eigentlichen Daten, auch eine fortlaufende Nummer die die Sequenz der Pakete angibt, die es dem Empfänger dann eben erlaubt die Pakete die über die verschiedenen sequentiellen Leitungen kommen, dann wieder in die richtige Reihenfolge zu bringen, auch wenn sie wegen leicht unterschiedlicher Laufzeiten eben nicht in dieser Reihenfolge angekommen sind.

Das beschreibt genau was da passiert und natürlich sind die Puffer nicht unendlich groß, aber dies bedeutet trotzdem, dass die Längenkompensation einfach nicht das Thema ist, was du daraus machst.

Der erlaubte Unterschied beträgt 1", also grober Richtwert. Das kann aber auch schnell mal weniger werden, insbesondere bei hohen Datenraten. (was nochmal ist der wesentliche Unterschied zwischen PCIe 6/7 und 5?)

Spezifikationen fallen ja nicht vom Himmel, wenn das zu einem Problem werden würde, dann kann man in der Spezifikation einfach größere Puffer vorschreiben und gut ist. Dafür wird ja eben vorab an den Spezifikationen gearbeitet und die Organisationen die diese Spezifikationen machen, sind die Branchenverbände der Hersteller die in diesem Bereich tätig sind. Da sitzen also die Fachleute zusammen, die entwickeln die Spezifikationen und Testen auch vorab, was machbar ist und was sinnvoll ist und passen dann die Entwürfe der Spezifikationen entsprechend an, bis es zu finalen Version kommt.

Und Bufferspace kostet Geld, "viel" Geld, der muss nämlich etwas Bums haben.

Viel Geld ist relativ, die ganze Hardware für neue, schnellere Schnittstellen kostet einiges mehr, schon weil man in aller Regel auch auf ein moderneres Herstellungsverfahren wechseln muss um den Bedarf an Platz für die zusätzlichen Schaltungen und die erhöhte Leistungsaufnahme in den Griff zu bekommen und da steigen die Entwicklungskosten immer stärker an, wie ja auch im Text steht.

Der 2. Absatz besagt, dass innerhalb einer PCIe Lane (RX oder TX) nur mit minimalem Längenunterschied gearbeitet werden darf.

Das ist klar, alle Verbindung für die gleiche Lane sind bzgl. der Längenunterschiede kritisch, aber dabei ist es egal wie viele Lanes man hat.

Hat man aber viele Lanes, die parallel geführt werden müssen, heißt das auch, dass mehr kumulierter Platz für die Kompensation innerhalb jeder Lanes notwendig ist

Für mehr Lines braucht man mehr Platz, Caption obvious hat gesprochen!

Hat man aber nur eine Lane, die man routen muss, wird das viel simpler.

Dies interessiert aber nicht, es wird keinen Wechsel von PCIe 5.0 x4 SSDs auf PCIe 7.0 x1 SSDs gegen, von dem du träumst. Einfach weil weder die Hersteller noch die Masse der Kunden daran ein Interesse haben. Die Hersteller werden kein Geld dafür ausgeben um neue SSD Controller mit einer PCIe 7.0 Lanes ausgeben, erst recht nicht, wenn sie dann trotzdem 4 Lanes verbauen müssen, damit sie (ähnlich wie Samsungs 990 EVO/EVO PLUS) auch alternativ als PCie 6.0 x2 oder PCIe 5.0 x4 arbeiten kann und damit auf älteren Boards keine Performance einbüßt. Warum sollten sie das Geld dafür ausgeben, denn einmal müssten sie die IP für PCIe 7.0 entweder teuer zukaufen oder selbst entwickeln und dann einen neue Chip entwickeln, was laut SMI für 6nm schon 16 bis 20 Millionen kostet und dann hätten sie immer noch keine bessere Performance.

Die Kunden würden diese SSD nicht kaufen, da sie eben keine besseren Werte im Datenblatt stehen hat, aber schon alleine wegen der Entwicklungskosten teurer wäre. Die hohen Aufpreise am Anfang mit denen die Hersteller, vor allem auch die Controllerhersteller, dann ihre Entwicklungskosten einfahren können, werden nur gezahlt weil dann eben mit so viel größere Zahlen geworben werden kann. Daher werden auch die ersten PCIe 6.0 SSDs 4 Lanes haben, mit 20GB/s oder mehr lesen können und mindestens etwa das Doppelte wie PCIe 5.0 SSDs kosten.

Und jetzt sag mir nochmal, dass man keine Längenkompensation braucht.

Das habe ich so pauschal nie gesagt, sondern im Zusammenhang mit dieser Aussage bzgl. x1:

Es hat aber auch Vorteile auf x1 zu gehen, da man beim routing es dann einfacher hat, was die Längenkompensation angeht.

Das es für die Leitungen innerhalb einer Lane eine Längenkompensation braucht, ist etwas anderes als das es eben einen bzgl. der Längenkompensation einen Vorteil geben würde, wenn man nur eine Lane hat. Zumal die CPUs weiterhin eine Menge Lanes haben und die Pins dafür alle auf einem sehr kleinen Platz im Sockel untergebracht sind und daher das Problem des Routings im Bereich des CPU Sockels sowieso immer vorhanden sein wird und bei den Server CPUs ist das nochmal viel kritischer, man schaue sich nur an wie viele Pins und PCIe Lanes die haben.

Es hat btw. nen Grund, warum wir bei so vielen Layern im PCB angekommen sind. Das ist nicht nur, aber auch, durch die PCIe Geschichten hervorgerufen.

Ja und außerdem sind die Anforderungen für die Signalqualität immer höher geworden, was neben mehr Layern, auch mehr Masselayern zur besseren Abschirmung, auch noch immer teurere Materialien für die Mainboards verlangt hat. Daran würde aber die Anzahl der PCIe Lanes auch nichts ändern.

Nehmen wir mal einen 2U Server

Es ging um Desktop, nicht um Server, aber Zusammenhänge ignorierst du ja sowieso, vermutlich weil du sie nicht erkennen und/oder verstehen kannst. Außerdem ist der Serverbereich nicht zufällig der Treiber für schnellere Schnittstellen, gerade auch PCIe Spezifikationen, weil man dort immer mehr Bandbreite braucht und deshalb wird schon erst recht keiner den Gewinn an Bandbreite aufgeben wollen, indem er die Anzahl der PCIe Lanes reduziert.

 

[janos66]

Das Problem ist aber nicht die Verbindung, die macht sehr wenig aus, sondern die Latenz des NANDs

habe ich auch nicht behauptet, die Aussage war lediglich, dass mir die Bandbreite von zwei PCIe6 Lanes für M.2 genügen würde.

 

[Holt]

die Aussage war lediglich, dass mir die Bandbreite von zwei PCIe6 Lanes für M.2 genügen würde.

Das wird aber nicht kommen, weil es einfach keinen Anreiz gibt um den Aufwand zu rechtfertigen von PCIe 5.0 x4 auf PCIe 6.0 x2 umzustellen. Wenn dann die erste Consumer SSD mit PCIe 6.0 kommt, wird diese 4 Lanes haben und muss deutlich höhere Leseraten im Datenblatt stehen haben, als jeder PCIe 5.0 Consumer SSD. Nur dann lassen sich Kunden motivieren den Aufpreis dafür zu zahlen, den die Hersteller anfangs verlangen und in gewisser Weise ja auch brauchen, um die Investition wieder einzufahren.

Der Anreiz für schnellere Schnittstellen wie eben auch schnellere PCIe Spezifikationen ist und bleibt nun einmal die Performance zu verbessern. Da der Durchsatz pro Lane halt bisher immer (jedenfalls ungefähr) verdoppelt hat und es nur die Möglichkeit gibt, 1, 2, 4, 8 oder 16 PCIe Lanes zu kombinieren, aber nicht z.B. 3, bleibt die Performance halt eben gleich, wenn man die Anzahl der Lanes halbiert und dafür ist niemand (bzw. eben nur viel zu wenige) bereit mehr Geld auszugeben und daher wird das einfach nicht passieren.

 

[Liesel Weppen]

Das ist die Generation aus 2021 das ist schon 4 Jahre zurück. 🤣

Hä? Der CPU und GPU sind von 2020. Aber die wären beide schon bei PCIe4. Das Board/Chipsatz dagegen ist von 2018 und kann entsprechend nur PCIe3.
Und die günstigste Grafikkarte war die 6900xt auch nicht gerade, auch wenns nicht gleich 2500€ waren. Und liegt trotzdem noch auf dem Leistungsniveau einer 4070...

Wenn ich ne 4090 in die Finger kriegen würde, würde ich die da auch reinstecken ohne den Unterbau zu ändern. Und selbst wenn sie dann 5% langsamer wäre, weil sie sich mit PCIe3 begnügen muss, wärs mir auch egal. Aber gut, 2500€ werde ich so oder so definitiv nicht für eine Grafikkarte ausgeben.

 

[underclocker2k4]

Was hatte ich geschrieben: Das beschreibt genau was da passiert und natürlich sind die Puffer nicht unendlich groß, aber dies bedeutet trotzdem, dass die Längenkompensation einfach nicht das Thema ist, was du daraus machst.

Wenn das kein Thema wäre, dann würde man nicht so einen Affentanz betreiben. Und den betreibt man nunmal faktisch und der wird zunehmend immer größer.
Wozu braucht man denn die schlauen Leute, die sich an den SPECs austoben, wenn das angeblich alles garkein Problem wäre.
Die sitzt da nicht zum Spaß und spielen Halma, die machen sich Gedanken, was und wie das Problem in der nächsten Generation wieder zu umschiffen ist.
Am Ende widersprichst du dir also selber, in dem du 1x sagst, alles kein Problem und 1x sagst du, da sitzen schlaue Leute, die sich dazu Gedanken machen. Ja was denn nun?

 

[Holt]

dann würde man nicht so einen Affentanz betreiben. Und den betreibt man nunmal faktisch und der wird zunehmend immer größer.

Nur in deinem Kopf, aber sonst ist davon nichts zu finden. Ich sehe auch keinerlei Hinweise, dass die Hersteller lieber weniger PCIe Lanes hätten. Hätte man z.B. die Performance pro Lane auf einmal um mehr als den Faktor 2 gesteigert, so könnte man dann mit halb so viele Lanes immer noch eine bessere Performance und dann würde ich zustimmen, dass dies ein Hinweis sein könnte, dass man versucht die Anzahl der Lanes zu senken, aber dem ist ja nicht so.

Am Ende widersprichst du dir also selber, in dem du 1x sagst, alles kein Problem und 1x sagst du, da sitzen schlaue Leute, die sich dazu Gedanken machen. Ja was denn nun?

Wo ist da ein Widerspruch? Es ist eine Herausforderung, aber weil da schlaue Leute daran arbeiten und sich nicht nur Gedanken machen, sondern auch Prototypen bauen und es ausprobieren, hat man eben am Ende kein Problem, weil man eben in die finale Spezifikation Dinge schreibt, die auch wirklich machbar sind. Ein Problem hat man nur, wenn man eine Herausforderung nicht lösen kann.