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Still no data for me to work from. I cant help you with no data. C-states off and no boost is not a good idea, But you can see its neither core boost nor memory topic. Combining memOC and searching for WHEA reason is not a good idea. MLCK & FCLK are split topics FCLK and WHEA are split topics...

Good morning, This one should be your fast check. Dont worry too much about improving the score. Its one of many fast tests. It doesnt load full mem (barely means much), only checks consistency between random access's. There are better ways to check internal improvement with tools like ropbench...

IOD mostly relates to GMI (and xGMI) That mostly relates towards the chipset and the board peripheral. // may or may not relate to CCD to CCD communication, but i'm not confident enough on that. // VDDG CCD should branch on that part rather and take over part of L$. CPU1P8 likely does too, but...

Any progress ?

Er ist nur für DDR4. Für DDR5 gibt es eine kleine Timing section, um gegenzuchecken ob auf Auto das Board dir etwas fragwürdiges reinladet. Aber im Disclaimer steht, dass das nicht für DDR5 möglich sein kann. Es fehlen Research-Papers um mit "Chargeloss Predictions" sowie tRET Information der...

Haha :) Wife (and children) have much higher priority. Take your time Sehr sehr vieles ist dynamisch, nahezu alles ist load balanced und hat seine alters/temperatur kurve. Die Kühlung hat Einfluss auf das Trainings Verhalten, was du dann als "brauchbare VID Kurve" mitbekommst Jedoch siehst du...

^ DDR3 moment

Die Antwort ist die selbe wie bei Intel Zu tiefe Timings = Schlecht. IC Vendor irrelevant; Nur dass bei AMD man weniger Spielraum mit Refresh Arten hat, sowie leicht unterschiedliche Timings (erstellte und sich anders benehmende) als welche man bei Intel gewohnt ist. Ebenso gibt es abseits der...

Was it ? I am certain he agreed to give up and wasnt possible for him But when that was, and how it is today. I forgot when it was; Seeing that he isnt that close as i expected, and how close i am to "higher average X3Ds". I expected the gap being bigger, especially in the Cache department...

tWTR_S 7 tWTR_L 24 // tRDWR__SG/DG auto, damit du dich mit tCWL Formeln nicht rumschlagen musst Sobald TM5 stabil, tWTR_S 4 TM5 errors immer screenshotten (3-4 sammeln) Falls instabil vorerst tRDWR_SG/DG hoch, für IMC efficiency 1713225091 Schöne RCD Solltest du dir mal überlegen die BoltV's...

I do i do For this bricked SKU its on 65° ThermalBoost Max And on 1.3(25)v VID-MAX. The 25mV more "freedom" are only granted if i dont exceed EDC of 90A But given this sample does pull vampire power because a whole CCD exists ~ i hit it. I wouldn't push you, if i didnt think there is headroom...

Yes indeed Nono man if you take my help, you gotta deliver better & beat me 8-) ^ peaks to 672 but current AGESA is too dynamic in boost, doesnt hold it ~ maybe some CO value is suboptimal I don't know what's "good" but 434p per thread (12) vs 418p / thread (16) Please work hard 💪 Tbh i've...

RFC2 ist RFCab (between) all bank, nur im FineGranularity Modus RFCpb/sb geschieht innerhalb der Bank Die Bank Anzahl bezieht sich auf 32. Jede ROW wird bei einem ACT timing (von der MC Seite), komplett aktiv Jede dieser ROWs kann nur einzeln aktiv bleiben. Single Command per Strobe ! (UDIMM)...

Anpingen :) Ist wohl ein Monat vergangen, und lese es erst jetzt~ 1713137285 Bemerkst du RAM_LED flickern bei dem Boardstart - wortwörtliches Discoflickern beim Memory Training (Post code, Ziffer cycling) ? Keiner von uns ist Tech Support Aber bei eigeninteresse / im schwierigen Fall, hilft man...

Ich weiß nicht. Das Bild könnte ich mir raussuchen, aber dein Setup nicht. SS SR UDIMM ~ die offizielle Bezeichnung Single Sided, Single Rank, UDIMM 1-2 DPC , 1 Dimm per 2 cpu channel (2 slots) , 2 dimm per 2 cpu channel (4 slots) IC = Memory Integrated Circuits - kleine Päckchen voller...

You target a high normal standard of stability tests Its no wonder :) I will have to check tonight how far you are of me on CPU-Z Somewhy think, i match you with the 5600X What i only dislike is that you only test VST. Its bad practice and comes from the intel XOC base. Which was bad practice...

Kannst du bitte ein Bild davon machen ? Die neuen Micron Crucial Pro's sind verlockend als "high capacity" Oder du wartest auf Samsung's 4GB ICs ~ 32GB SS SR UDIMM. Diese sind ohne Via's und native 4GB ICs. 3GB war das ehemalige stacking limit bevor man sich mit 3DS (z-axis height) rumschlagen...

@RedF https://docs.google.com/spreadsheets/d/1TfGAex1K0_Af9idWtcgic1-IMY1D8fWn3IudKAZo43c/ Should be fine Owner has to allow it back to public write, and then it has to have exception access because it already is "all protected except X" Currently its in "view only + account" The whole sheet is...

Kann ich mir frühestens in 3h anschauen Leute lieben es die Sperren zu umgehen und felder zu brechen, da google kein solides permissionsystem hergibt Normal maintenance work Man trollt bei mir ungefähr 3x pro woche rein Ist halt die normale Arbeit eines Sheet maintainers :D

CAS + tBL/2 + OdtOnLat (1) = tRdPdEN 『powerdown enabled』 CAS + tBL/2 = tRdPRE『precharge enabled』 CWL (CAS-2) + tBL/2 + tWR (CPU) + OdtOnLat (PhyDly =1) = tWrPdEN CWL (CAS-2) + tBL/2 + tWR (CPU) = tWrPRE PCH Spannung erhöhen ist contraproduktiv // ein pch/pci problem heißt dass der TX ein...