Erklärbär
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Plötzlich Probleme beim Schreiben auf SSDs?
- Ersteller patrock84
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Erklärbär
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Geile Logik! So ziemlich JEDE Einstellung die man im UEFI vornimmt, lässt sich unter Windows i.d.R. nicht mehr ändern. 
..ist aber eher ein "Standard" Setting im AMI Bios, dass auch die AMD Boards nicht anders besitzen. Genau so wie halt den PCI(e) Xpander und dessen PCHX-Modi.
ps: Die Bugs die den TE betreffen sind, meiner Meinung nach, schon diagnostiziert und auch bei anderen X670E Boards bekannt (Google hilft) - hier sollte der TE mal abwarten was der MSI HQ dazu schreibt und warum diese im UEFI unterdrückt werden. Meine Vermutung: AMD möchte den Zugriff darauf nur über deren Treiber gestatten. Ist allerdings der jeweilige Treiber fehlerhaft oder gar nicht kompatibel, Popokarte! Da kann man dann in den Windowssettings fummeln wie man möchte, der Treiber wird deren Settings immer konteragierend ggü. stehen und zu 100% höhere Priorität besitzen.
..ist aber eher ein "Standard" Setting im AMI Bios, dass auch die AMD Boards nicht anders besitzen. Genau so wie halt den PCI(e) Xpander und dessen PCHX-Modi.
ps: Die Bugs die den TE betreffen sind, meiner Meinung nach, schon diagnostiziert und auch bei anderen X670E Boards bekannt (Google hilft) - hier sollte der TE mal abwarten was der MSI HQ dazu schreibt und warum diese im UEFI unterdrückt werden. Meine Vermutung: AMD möchte den Zugriff darauf nur über deren Treiber gestatten. Ist allerdings der jeweilige Treiber fehlerhaft oder gar nicht kompatibel, Popokarte! Da kann man dann in den Windowssettings fummeln wie man möchte, der Treiber wird deren Settings immer konteragierend ggü. stehen und zu 100% höhere Priorität besitzen.
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@Erklärbär Besten Dank für das Angebot! Super Hilfbereitschaft! 
Ich werde die Antwort von MSIToWi abwarten. Ich denke, ich soll noch ein Ticket bei MSI aufmachen usw. Obendrein werde ich es mit einem SP Mega GM 1200W Netzteil prüfen.
Dass ich eine Gen-5-SSD nicht mit vollen Speed nutzen kann, ist für mich OK. Aber die anderen beiden SSD-M.2-Slots sollten schon ordnungsgemäß und verlässig funktionieren.
Natürlich geht es auch extern über USB. Der 10-Gbps-Anschluss reicht im Alltag, dennoch nervig.
Ich bin nach wie vor am Rätseln, dass dies unmittelbar nach dem Flashen auf das A52, vom A40 kommend, UEFI losging und seitdem mit keiner UEFI-Version wieder stabil war. Nicht mit A40, A42, A50 oder A52.
Ich werde die Antwort von MSIToWi abwarten. Ich denke, ich soll noch ein Ticket bei MSI aufmachen usw. Obendrein werde ich es mit einem SP Mega GM 1200W Netzteil prüfen.
Dass ich eine Gen-5-SSD nicht mit vollen Speed nutzen kann, ist für mich OK. Aber die anderen beiden SSD-M.2-Slots sollten schon ordnungsgemäß und verlässig funktionieren.
Natürlich geht es auch extern über USB. Der 10-Gbps-Anschluss reicht im Alltag, dennoch nervig.Ich bin nach wie vor am Rätseln, dass dies unmittelbar nach dem Flashen auf das A52, vom A40 kommend, UEFI losging und seitdem mit keiner UEFI-Version wieder stabil war. Nicht mit A40, A42, A50 oder A52.
Erklärbär
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..das erklärt natürlich vieles, war wohl ein AGESA Update inklusive das sich in den Areas verewigt hat. Das wirst du natürlich so einfach nicht wieder los.
Eventuelle Lösung: Gutes altes CMOS_reset. Jumper setzen, Batterie raus. Nur via USB-Flash wird das wohl eher weniger klappen.
ps: Das kannst du eventuell auch optisch erkennen wenn dein Board diese Option beim Flash bietet. Bei Asus ist es zb. so, dass du während des Flashvorgangs unter den Fortschrittbalken den jeweiligen "Bereich" der gerade beschrieben wird angezeigt bekommst. Generell beginnen die mit den Areas 1-4. Die sind reserviert zum beschreiben der IMEI bzw. AGESA, MC Updates, AMITSE usw., erst danach folgt dann der Bereich der dann das grafikbasierte Bios (UEFI Menü) betrifft. Wenn du jetzt schreibst, dass das Problem erst nach Flash auf A52 auftrat, dann wird doch mit höchster Wahrscheinlichkeit ein AGESA Update mit drin gewesen sein das eine bestimmte Area "mit" beschrieben hat. Machst du danach wieder ein Backflash -> nutzlos, die Area ist ja schon mit einer anderen AGESA beschrieben, dass Backflash Bios wird wahrscheinlich nur den "normalen" Bereich neu beschreiben, die Areas ansich aber so lassen wie sie halt sind. Erkennt man dann daran, dass der Balken bei Backflash zb. von A52 auf A40 die ersten 20% schnell überspringt.
Eine wichtige Info für MSI, solltest du denen mitteilen.
pps: Zum UEFI allgemein: Das bildet grundsätzlich nur einen eher bescheidenen Teil (unter 5%) des wirklichen, sehr mächtigen, AMI Aptio V Bios der derzeit aktuellen Intel/AMD Boards ab und auch nur das, was die Boardpartner nach Rücksprache mit Intel/AMD aus deren IMEI/AGESA verwenden "dürfen". Das administrative Entwicklerbios allerdings zeigt dann was wirklich hinter der "Benutzermaske" steckt und da sind dann auch so "Spielereien" wie das setzen des "Port8xh Decode"-Flag für die 7-Segment Anzeige des Boards (wenn optional vorhanden) inklusive, worüber man dann halt die Anzeige vom normalerweise Bios Post-Code hin zum Post-Code auslesen des PCIe-Bus switchen kann um deren Diagnose-/Fehlercodes auslesen zu lassen. Die noch tieferen Deepstate Settings L1_Substate und L1_Low, sowie das "echte", logische tauschen der PCIe Nummerierung/Reihenfolge/Funktionsweise sind dann noch weitere nützliche Funktionen, da schlampen die Boardpartner öfters halt mal mit und strukturieren die nicht benutzerfreundlich nach den WYSIWYG-Prinzip sondern eher nach der boardinternen IRQ-Reihenfolge:
DMI Link ASPM Control: Steuert das Power Management Verbindung zwischen CPU und Chipsatz (lieber "Deaktiviert" lassen für maximale Stabilität und minimale Latenz).
Port8xh Decode: Leitet Diagnose-Fehlercodes (POST-Codes) über den PCIe-Bus an die Port 80h-Siebensegmentanzeige des Mainboards weiter (Wichtig für Troubleshootings beim Booten).
Compliance Test Mode: Testmodus für Hardware-Entwickler, um die PCIe-Signalqualität mit Oszilloskopen zu messen.
PCIe function swap: Erlaubt es dem BIOS, die interne Nummerierung/Reihenfolge der PCIe-Funktionen logisch zu vertauschen.
PCIe EQ settings: Umfassendes Untermenü zur feinen Justierung der Signal-Equalization (Spannungssignale, Dämpfung uvm.) auf den PCIe-Leitungen, um Übertragungsfehler bei langen Signalwegen zu minimieren.
PCI Express Root Port x: Aktiviert oder deaktiviert diesen spezifischen PCIe-Anschluss logisch komplett.
Connection Type: Zeigt physisch, wie der Port angebunden ist.
PCI Express Root Port x ASPM: Aktiviert Stromsparmechanismen nur für diesen Port im Leerlauf.
L1 Substates: Sehr tiefgreifende, feingranularere Stromsparstufe für PCIe-Geräte.
L1 Low: Erlaubt dem Port, in einen extrem tiefen Niedrigenergiemodus zu wechseln.
ACS: Wichtig für Virtualisierung unter Proxmox/ESXi. Isoliert PCIe-Geräte voneinander, damit sie per Passthrough direkt an eine VM übergeben werden können.
PTM: Aktiviert hochpräzise Zeitsynchronisation zwischen der CPU und dem angeschlossenen PCIe-Gerät (wichtig für Echtzeitanwendungen).
DPC: Schutzmechanismus wenn am Port ein kritischer PCIe-Fehler auftritt, isoliert den Port, um einen kompletten Systemabsturz zu verhindern.
EDPC: erweiterte Version von DPC, die präzisere Fehlerprotokolle an das OS weitergibt, bevor der Port abgeschaltet wird.
URR: Meldet das System, wenn ein Gerät eine Anfrage stellt, die der Port nicht unterstützt.
FER: Meldet schwerwiegende, nicht behebbare Hardwarefehler sofort an die CPU.
NFER: Meldet Fehler, die das System zwar beeinträchtigen, aber nicht sofort zum Absturz führen.
CER: Meldet Fehler, die von der Hardware-Fehlerkorrektur automatisch repariert werden konnten (z.B. korrigierte Bitfehler).
SEFE: Löst einen globalen Systemfehler (NMI/Reset) aus, sobald ein fataler PCIe-Fehler auftritt.
SENFE: Löst einen Systemfehler bei nicht fatalen PCIe-Fehlern aus.
SECE: Löst einen Systemfehler aus, selbst wenn der Fehler eigentlich korrigierbar war.
PME SCI: Ermöglicht es dem PCIe-Gerät, das System über einen Interrupt aus dem Ruhezustand aufzuwecken.
Hot Plug: sollte man kennen.
Advanced Error Reporting: Schaltet das erweiterte Fehlerprotokollierungs-Subsystem für diesen Port global ein oder aus.
M2_x Gen Mode: Erzwingt die PCIe-Generation für den x-ten M.2 Slot.
Transmitter Half Swing: Reduziert die Signalspannung des Senders um die Hälfte. Spart minimal Strom, verschlechtert aber die Signalqualität ab Gen4 SSDs. Ab Gen4 deaktiviert lassen!
Detect Timeout: Zeitdauer in Millisekunden, die das BIOS beim Systemstart wartet bis sich ein PCIe-Gerät an diesem Port anmeldet (15 ms ist Standard). <- *hier liegt im übrigen auch nochmal der Hund begraben, warum CDI den Counter für "unsafe Shutdown" erhöhen kann!!*
Extra Bus Reserved: Reserviert zusätzliche logische PCIe-Bus-Nummern für diesen Port. Wichtig für PCIe-Splitter oder Thunderbolt-Docks die intern eigene Busse nutzen.
Reserved Memory / Reserved I/O: Reserviert festen Arbeitsspeicher (MB) und I/O-Adressen für diesen Port im System-Adressraum. Verhindert Ressourcen-Konflikte beim dynamischen Zuweisen.
LTR: Ermöglicht es der NVMe SSD der CPU mitzuteilen, wie viel Latenz sie beim Wechsel aus dem Stromsparmodus vertragen kann. Verhindert, dass das System deepstate schläft, wenn schnelle Datenübertragungen anstehen.
Snoop / Non Snoop Latency Override: Ermöglicht es, die vom Gerät gemeldeten Latenzzeiten manuell zu überschreiben, für CPU-Cache-synchron (Snoop) oder direkte Speicherzugriffe (Non-Snoop).
LTR Lock: Sperrt die LTR-Einstellungen (siehe zuvor), damit das OS oder Treiber sie nach dem Booten nicht mehr verändern können.
Peer Memory Write Enable: Erlaubt es zwei PCIe-Geräten untereinander direkt Daten in den Speicher des jeweils anderen Geräts zu schreiben, ohne den Umweg über die CPU zu nehmen (sehr viel höherer Durchsatz für Multi-Device-Setup -> Nachteil: Das OS/CPU prüft den Datensatz nicht mehr auf korrumpierende Datenstruktur).
Port8xh Decode: Leitet Diagnose-Fehlercodes (POST-Codes) über den PCIe-Bus an die Port 80h-Siebensegmentanzeige des Mainboards weiter (Wichtig für Troubleshootings beim Booten).
Compliance Test Mode: Testmodus für Hardware-Entwickler, um die PCIe-Signalqualität mit Oszilloskopen zu messen.
PCIe function swap: Erlaubt es dem BIOS, die interne Nummerierung/Reihenfolge der PCIe-Funktionen logisch zu vertauschen.
PCIe EQ settings: Umfassendes Untermenü zur feinen Justierung der Signal-Equalization (Spannungssignale, Dämpfung uvm.) auf den PCIe-Leitungen, um Übertragungsfehler bei langen Signalwegen zu minimieren.
PCI Express Root Port x: Aktiviert oder deaktiviert diesen spezifischen PCIe-Anschluss logisch komplett.
Connection Type: Zeigt physisch, wie der Port angebunden ist.
PCI Express Root Port x ASPM: Aktiviert Stromsparmechanismen nur für diesen Port im Leerlauf.
L1 Substates: Sehr tiefgreifende, feingranularere Stromsparstufe für PCIe-Geräte.
L1 Low: Erlaubt dem Port, in einen extrem tiefen Niedrigenergiemodus zu wechseln.
ACS: Wichtig für Virtualisierung unter Proxmox/ESXi. Isoliert PCIe-Geräte voneinander, damit sie per Passthrough direkt an eine VM übergeben werden können.
PTM: Aktiviert hochpräzise Zeitsynchronisation zwischen der CPU und dem angeschlossenen PCIe-Gerät (wichtig für Echtzeitanwendungen).
DPC: Schutzmechanismus wenn am Port ein kritischer PCIe-Fehler auftritt, isoliert den Port, um einen kompletten Systemabsturz zu verhindern.
EDPC: erweiterte Version von DPC, die präzisere Fehlerprotokolle an das OS weitergibt, bevor der Port abgeschaltet wird.
URR: Meldet das System, wenn ein Gerät eine Anfrage stellt, die der Port nicht unterstützt.
FER: Meldet schwerwiegende, nicht behebbare Hardwarefehler sofort an die CPU.
NFER: Meldet Fehler, die das System zwar beeinträchtigen, aber nicht sofort zum Absturz führen.
CER: Meldet Fehler, die von der Hardware-Fehlerkorrektur automatisch repariert werden konnten (z.B. korrigierte Bitfehler).
SEFE: Löst einen globalen Systemfehler (NMI/Reset) aus, sobald ein fataler PCIe-Fehler auftritt.
SENFE: Löst einen Systemfehler bei nicht fatalen PCIe-Fehlern aus.
SECE: Löst einen Systemfehler aus, selbst wenn der Fehler eigentlich korrigierbar war.
PME SCI: Ermöglicht es dem PCIe-Gerät, das System über einen Interrupt aus dem Ruhezustand aufzuwecken.
Hot Plug: sollte man kennen.
Advanced Error Reporting: Schaltet das erweiterte Fehlerprotokollierungs-Subsystem für diesen Port global ein oder aus.
M2_x Gen Mode: Erzwingt die PCIe-Generation für den x-ten M.2 Slot.
Transmitter Half Swing: Reduziert die Signalspannung des Senders um die Hälfte. Spart minimal Strom, verschlechtert aber die Signalqualität ab Gen4 SSDs. Ab Gen4 deaktiviert lassen!
Detect Timeout: Zeitdauer in Millisekunden, die das BIOS beim Systemstart wartet bis sich ein PCIe-Gerät an diesem Port anmeldet (15 ms ist Standard). <- *hier liegt im übrigen auch nochmal der Hund begraben, warum CDI den Counter für "unsafe Shutdown" erhöhen kann!!*
Extra Bus Reserved: Reserviert zusätzliche logische PCIe-Bus-Nummern für diesen Port. Wichtig für PCIe-Splitter oder Thunderbolt-Docks die intern eigene Busse nutzen.
Reserved Memory / Reserved I/O: Reserviert festen Arbeitsspeicher (MB) und I/O-Adressen für diesen Port im System-Adressraum. Verhindert Ressourcen-Konflikte beim dynamischen Zuweisen.
LTR: Ermöglicht es der NVMe SSD der CPU mitzuteilen, wie viel Latenz sie beim Wechsel aus dem Stromsparmodus vertragen kann. Verhindert, dass das System deepstate schläft, wenn schnelle Datenübertragungen anstehen.
Snoop / Non Snoop Latency Override: Ermöglicht es, die vom Gerät gemeldeten Latenzzeiten manuell zu überschreiben, für CPU-Cache-synchron (Snoop) oder direkte Speicherzugriffe (Non-Snoop).
LTR Lock: Sperrt die LTR-Einstellungen (siehe zuvor), damit das OS oder Treiber sie nach dem Booten nicht mehr verändern können.
Peer Memory Write Enable: Erlaubt es zwei PCIe-Geräten untereinander direkt Daten in den Speicher des jeweils anderen Geräts zu schreiben, ohne den Umweg über die CPU zu nehmen (sehr viel höherer Durchsatz für Multi-Device-Setup -> Nachteil: Das OS/CPU prüft den Datensatz nicht mehr auf korrumpierende Datenstruktur).
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