Per Rasterelektronenmikroskop

Ein Blick auf den 3D V-Cache von AMD

Zusammen mit dem Ryzen 7 9800X3D (Test) führte AMD die zweite Generation seiner 3D-V-Cache-Technologie ein. Die wichtigste Änderung betrifft dabei den Aufbau des Packages: Der zusätzliche SRAM-Die sitzt nicht mehr auf, sondern unter dem CCD. Dieser Wechsel bringt einige technische Anpassungen mit sich, die es AMD unter anderem ermöglichen, höhere Taktraten zu erreichen und die Auswirkungen hoher Lasten und Temperaturen auf den Prozessor zu reduzieren.

Auf den ersten Blick erscheint der Aufbau vergleichsweise simpel, schließlich werden CCD und SRAM-Die lediglich in ihrer Position getauscht. Tatsächlich sind jedoch weitere Anpassungen notwendig. Bei der ersten Generation war der SRAM-Die kleiner als das CCD, weshalb an den Seiten zusätzliche Filler-Chips zum Einsatz kamen. Da der SRAM nun unterhalb des CCDs platziert wird, fällt der SRAM-Die sogar etwas größer aus als das darüberliegende CCD. Dadurch lässt sich die für die Verbindung beider Dies benötigte Fläche entsprechend nutzen.

Roman Hartung, alias der8auer, hat sich einen defekten Ryzen 9 9950X3D einmal genauer angeschaut. Hintergrund der Analyse war einerseits, dass er sich anschauen wollte, was möglicherweise zum Defekt geführt hat und auf der anderen Seite sicherlich auch sein Spieltrieb bei solchen Analysen – zumindest geht dies so aus dem Video hervor.

Nun ist es aber nicht so einfach möglich, den Prozessor einfach unter ein (Rasterelektronen)-Mikroskop zu legen, sondern dies bedarf einiger Vorbereitung. Um die Abbildung im REM gewährleisten zu können, müssen bestimmte, nicht leitende Bauteile beispielsweise zuvor beschichtet werden. Auf diesen Prozess wird im Video ebenso eingegangen, wie auf die Methodik, den Chip per Diamantsäge zu zerschneiden und die Schnittfläche per Ionenstrahl weiter zu säubern.

Im direkten Vergleich zeigt sich der unterschiedliche Aufbau des CCDs ohne und mit 3D V-Cache. Die Höhenunterschiede kommen allerdings nicht durch den Umstand zustande, dass der SRAM-Chip so dick wäre, sondern durch die Durchkontaktierungen und die dazu notwendige Schichtstärke spielen hier eine wesentliche Rolle. Der eigentliche Chip mit dem Cache hat nur eine Stärke von etwa 5 bis 6 µm.

Für die Verbindung werden SRAM-Die und CCD zunächst auf eine Dicke von weniger als 10 µm abgeschliffen, nachdem die erforderlichen Strukturen auf dem Wafer gefertigt wurden. Durch diesen Prozess werden unter anderem die für die Verbindung benötigten TSVs (Through-Silicon Vias) freigelegt. Anschließend werden CCD und SRAM-Die mittels Hybrid-Bonding miteinander verbunden. Dabei werden die TSVs des CCDs und die entsprechenden Kontaktflächen des SRAM-Dies präzise zueinander ausgerichtet. Die Verbindung entsteht anschließend durch die Adhäsion der Kupferflächen. Ein zusätzliches Verlöten der beiden Chips ist nicht erforderlich.

Die Messungen liefern für den einen oder anderen sicherlich noch einmal interessante Erkenntnisse zum Aufbau eines solchen Chips – vor allem, wie in diesem Fall gestapelter Chips mit zusätzlichem SRAM-Chiplet. Auch die winzigen Dimensionen, vor allem im Vergleich zum Gesamt-Package, werden noch einmal verdeutlicht.