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Auch wenn die meisten Nutzer mit der Hardware selbst wohl nie in Kontakt kommen, ist das, was IBM im Hinblick auf das Chipdesign umsetzt, meist dennoch sehr interessant und spielt im Alltag dann doch für viele (im Hintergrund) eine Rolle. Zuletzt machte IBM mit der Entwicklung eines Fertigungsprozesses in 2 nm auf sich aufmerksam.
Auch auf der diesjährigen Hot-Chips-Konferenz wusste IBM zu überraschen. Die Ankündigung dreht sich um einen Prozessor mit einer für IBM ungewöhnlichen Kombination: Der Mainframe-Prozessor verfügt über eine Dual-ISA-Architektur und kann sowohl IBMs z/Architecture als auch AArch64 nativ ausführen. Der Chip wird im 2-nm-Verfahren gefertigt und integriert elf IBM-Z-Kerne mit einem Takt von mehr als 5,7 GHz. Jeder Kern besitzt einen privaten 36-MB-L2-Cache. Über eine entsprechende Cache-Struktur werden diese zu einem virtuellen L3- und L4-Cache zusammengeführt, wobei insgesamt 432 MB virtueller L3-Cache und 3,5 GB virtueller L4-Cache zur Verfügung stehen. Hinzu kommen SMT2, eine integrierte DPU zur Beschleunigung von I/O-Aufgaben sowie dedizierte Einheiten für KI, Kompression, Kryptografie und Sortieroperationen.
Eine zentrale technische Besonderheit ist die vollständige Implementierung von AArch64 in Hardware. IBM setzt damit nicht auf eine Übersetzung von Arm-Code in z/Architecture-Instruktionen. Stattdessen arbeitet der Prozessor mit einer Little-Endian-Implementierung von Arm AArch64 parallel zur Big-Endian-Ausführung der z/Architecture. Unterstützt werden AArch64 v9.3 sowie SVE und SVE2. IBM spricht von insgesamt 2.792 implementierten AArch64-Instruktionen. Zudem soll der Prozessor Arm SystemReady-konform sein, was die Ausführung bestehender und unveränderter Arm-Software erleichtern soll. Aus Sicht des Betriebssystems und der Anwendungen verhält sich der Prozessor damit wie eine native Arm-Plattform.
Für die Integration von AArch64 konnte IBM offenbar große Teile der bestehenden Z-Kernarchitektur weiterverwenden. So nutzt die Branch Prediction wesentliche Elemente des bisherigen Designs. Die automatische Generierung der Implementierung greift auf XML-basierte Architekturbeschreibungen von Arm zurück, die unter anderem für die Decode-Stufe verwendet werden. Auch bei Dispatch und Issue werden vorhandene Strukturen weitergenutzt, etwa das Register-Renaming für den Bereich GR16 bis GR31. Gleichzeitig waren Erweiterungen notwendig, unter anderem für SVE, neue Datenpfade für FP16 und Bfloat16 sowie kryptografische Funktionen. IBM nutzt dabei teilweise auch Funktionseinheiten, die ursprünglich für komplexe z/Architecture-Befehle vorgesehen waren, beispielsweise für Speicher-Kopier- und Löschoperationen. Das Ergebnis ist somit nicht eine Kombination aus separaten Z- und Arm-Kernen, sondern ein gemeinsamer Kern, der beide Befehlssätze nativ verarbeitet.
Auch die im Prozessor integrierten Beschleuniger lassen sich unter Linux auf Arm nutzen. IBM stellt Funktionen wie Kryptografie, GZIP-Kompression und die integrierte KI-Einheit als Plattformgeräte zur Verfügung. Die Latenz soll dabei mit der direkten Nutzung entsprechender z/Architecture-Instruktionen vergleichbar sein. Für s390x-Workloads können dieselben Beschleuniger weiterhin über die Z-ISA angesprochen werden.
Ein weiterer Schwerpunkt liegt auf der Zuverlässigkeit. IBM nennt für die Plattform ein Verfügbarkeitsziel von 99,999999 %. Dazu gehören Fehlerprüfungen über Speicherstrukturen, Datenpfade und Steuerlogik hinweg sowie Mechanismen zur transparenten Wiederherstellung nach transienten Fehlern. Bei dauerhaft fehlerhaften Komponenten ist zudem Core Sparing vorgesehen. Ergänzt wird dies durch Reparaturmechanismen während des laufenden Betriebs und einen RAIM-Ansatz für den Speicherschutz. Damit übernimmt der neue Prozessor zentrale Merkmale der auf hohe Verfügbarkeit ausgelegten Z-Systeme.
Parallel dazu arbeitet IBM an einem KI-Inferenzbeschleuniger der zweiten Generation für größere Enterprise-Workloads. Der Chip verfügt über 16 aktive KI-Kerne sowie einen zusätzlichen redundanten Kern. Unterstützt werden unter anderem FP4 und MXFP4; IBM erwartet dadurch bis zu eine Vervierfachung der Rechenleistung in TOPS gegenüber der vorherigen Ausführung. Als lokaler Speicher stehen 96 GB HBM3E zur Verfügung, die eine Speicherbandbreite von bis zu rund 4 TB/s erreichen sollen. Das entspricht laut IBM etwa dem 20-Fachen der Speicherbandbreite der aktuellen Generation. Für die Verbindung mit anderen Komponenten kommt PCIe Gen6 zum Einsatz, das insbesondere als latenzarmes Peer-to-Peer-Interface dienen soll.
Auch beim KI-Beschleuniger stehen Sicherheit und Verfügbarkeit im Vordergrund. IBM positioniert ihn für geschäftskritische KI-Anwendungen und integriert Confidential-Computing-Funktionen, die Daten und Modelle während der Speicherung, Übertragung und Verarbeitung schützen sollen. Hinzu kommen quantensichere Kryptografie, Secure Boot und integrierte kryptografische Funktionen. Eine auf Verfügbarkeit und Wartbarkeit ausgelegte Firmware sowie die enge Integration in IBM-Z-Systeme sollen den Einsatz in entsprechenden Enterprise-Umgebungen unterstützen.
Mit der Kombination aus nativem Dual-ISA-Prozessor und dediziertem KI-Beschleuniger verfolgt IBM damit einen ungewöhnlichen Ansatz. Die Mainframe-Architektur wird nicht lediglich um Arm-Prozessoren ergänzt, sondern um einen gemeinsamen Kern erweitert, der z/Architecture und AArch64 direkt ausführen kann. Gleichzeitig sollen die für IBM Z charakteristischen Eigenschaften bei Zuverlässigkeit, Sicherheit und Beschleunigerintegration erhalten bleiben, während sich die Plattform für das bestehende Arm-Software-Ökosystem öffnet.
