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Leibniz-Rechenzentrum setzt auf Sapphire Rapids und Ponte Vecchio

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Das Leibniz-Rechenzentrum hat erste Details zur Phase zwei des SuperMUC-NG bekanntgegeben. Für die kommende Ausbaustufe zum Einsatz kommen sollen Xeon-Prozessoren der nächsten Generation (Sapphire Rapids) und Beschleuniger auf Basis der Xe-HPC-Architektur Ponte Vecchio. Beide stammen von Intel, genau wie 1 PB an Distributed Asynchronous Object Storage (DAOS), der auf Optane DC SSDs und Optane DC Persistent Memory basieren wird.

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reppetstoH

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Ich frag mich ja was die auf den Ponte Veccio GPUs ohne vernünftiges Ökosystem rechnen wollen.

Das ist doch fast alles in CUDA geschrieben.
 

H_M_Murdock

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Ein Kumpel von mir ist an der Uni und forscht im Bereich theoretische Chemie.
Die haben einen eigenen Cluster im Keller mit zig Nvidia Titan aus der ersten Generation.

Nachdem die Consumer Nvidia Karten in Sachen DP Performance dann aber nicht mehr brauchbar waren sind sie auf OpenCL umgestiegen um AMD Karten nutzen zu können, man ist da also durchaus flexibel.
 

Uhrzeit

Semiprofi
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Hab ich das jetzt richtig gelesen, daß wir 1PB an Optanes kaufen??? 🤪

Ich wüsste wirklich mal gerne wofür man die Teile schneller und schneller braucht und eben was wirklich mit "speziell qualifizierten Forschungsprojekten bundesweit in einem wissenschaftlichen Auswahlverfahren" gemeint ist.

1. SuperMUC-NG macht ja bis heute nichts mit GPGPU. Es sind nur wenige Teslas drin und das nur zu Testzwecken...

2. Intel treibt in der Khronos Group extrem Spir-V und sämtliche Umgebungen/Compiler an, um möglichst einfach wie effizient CUDA zu portieren. AMD tut da übrigens diesbezüglich auch soviel sie halt.
Anschließend kann man das eben schon real sehr einfach, auf allem mögliche fahren. Also nicht nur Intel oder AMD, sondern auch z.B. auf ASICs.
Da gehts schon seit 4 Jahren rund und mittlerweile ist das auch relativ brauchbar und gut. Auch wenn man die Sachen direkt drauf macht und nicht Cuda-Code ummoddet.

p.s.:
Ich glaub da ist ein kleiner Fehler im Text:
"Die Phase eins des SuperMUC-NG verwendet aktuell 12.960 Intel Xeon Platinum 8174 mit jeweils Kernen."
Daß ein Xeon Platinum jeweils Kerne hat, das ist denk ich jedem bewusst ;)
 
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Sandman2k

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Sachlich bleiben hilft uns doch allen weiter, nicht wahr?
 

StefanG3

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Ich kenn mich nicht so aus. Vielleicht kann jemand Licht ins Dunkel bringen. Wie sehr ist man durch die verwendete Software denn an die Plattform gebunden? Ich kann mir keinen anderen Grund denken, warum man noch Intel-Server-CPUs nimmt. Spart man durch Epyc nicht irre viel Kohle bzw. kriegt irre viel Mehrleistung in nur einem Chip?
 

fdsonne

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Ich kenn mich nicht so aus. Vielleicht kann jemand Licht ins Dunkel bringen. Wie sehr ist man durch die verwendete Software denn an die Plattform gebunden? Ich kann mir keinen anderen Grund denken, warum man noch Intel-Server-CPUs nimmt. Spart man durch Epyc nicht irre viel Kohle bzw. kriegt irre viel Mehrleistung in nur einem Chip?
Es ist nichts über die genauen Kaufsummen der einzelnen Einheiten bekannt - soweit ich das sehe!?
Epyc ist nicht günstiger. Das ist für Retail Listenpreise vllt der Fall - aber kein Mensch zahlt Liste abseits der Foren-Schreihälse, die das immer gern vergleichen ;)
Weiterhin ist "irre viel" in der Form nicht zutreffend. Ja, 64C Eypc Rome und die neuen Zen3 based Epycs mit gleicher Anzahl sind schneller als die neuesten Intel Xeons - in vielerlei Hinsicht. Hier reden wir aber entweder über die erste Phase vom SuperMUC-NG - da gab es schlicht und ergreifend noch keine Epyc Rome CPUs - die wurden erst im Spätsommer bis Herbst 2019 vorgestellt. Das System läuft aber seit 01/2019. Oder wir sprechen über die kommenden Sapphire Rapids Xeons und Ponte Vecchio GPUs - da bleibt einfach abzuwarten, was bei rum kommt. Gerüchten zur Folge sollen das 56C in vier Slices werden, wenn ich das richtig im Kopf hab... Zzgl. der nächsten Architekturstufe - möglicherweise >Zen3 IPC. Im dritten 10nm Aufguss. Was das bringt, wie gesagt, werden wir sehen. +-64C Rome, ggf. auch Milan Level würde man aber schon erwarten.

Mal davon ab, in den Größenordnungen wo man sich dort bewegt. Mit allen drum und dran, Kühlung, Vernetzung der Nodes, Speicher, Storage, GPUs usw. usf. -> der CPU Preis geht einfach komplett unter.
Weiterhin kommt hier dazu, dass es sich gefühlt irgendwie um ein Intel Vorzeige Projekt handelt. Sprich Intel wird hier ganz sicher bisschen die Hosen runter gelassen haben um eben etwas in der Größenordnung mit Medienwirksamkeit ausgestattet zu bekommen. Sprich ob da groß was dran verdient wird, ist fraglich.

Kurzum, neeee, irre viel Kohle spart man nicht mit Epyc, weil es keine Epyc CPUs zur Anschaffungszeit der ersten Stufe gab, die überhaupt in Frage kamen - und irre viel Mehrleistung kommt dabei dann auch nicht raus.

Ob man das heute, wenn man sagen wir Mid. 2021 fertig werden wollen würde, anders bauen würde - wahrscheinlich. Dann mit Rome oder direkt Milan und vllt dicke AMD oder NV GPUs rein anstatt auf Ponte Vecchio warten. War aber eben hier zeitlich nicht der Plan... Man will wohl Anfang 2022 mit Phase 2 fertig werden und Phase 1 läuft aktiv seit 01/2019. Damit gings nur so - oder mit Naples. Dann aber auch maximal 32C pro Socket und 2x4x NUMA pro "Node" vs. 2x NUMA pro "Node" bei der Skylake Geschichte.
 

Uhrzeit

Semiprofi
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@StefanG3
Von Phase1 auf Phase2 wäre das der reinste Irrsinn. Dermassen, daß ich aufschreckte als ich grad überlegte was ich alles auf- und ausschreiben könnte, warum. Warum nicht schon bei Phase1 AMD hat fdsonne auch glasklar erotert. Warum nicht für Phase2...

Im kürzesten wäre vielleicht mal wieder eine Auto-Analogie 🤪 Man nehme den Pagani Zonda. Und eine Presseinfo, daß sie jetzt ein Facelift davon rausbringen. Und jemand kommt anschließend und fragt in einem Forum warum sie nicht den M V12 dafür genommen haben (Liste mit Vorteilen im Gepäck), sondern wieder den AMG V12. Antwort:
Nichts an dem Auto ist für einen anderen Motor ausgelegt. Weder die Motorsoftware noch der Antriebsstrang noch die Stellen wo der Motor mit dem Auto verbunden ist. So ein Vorhaben, für ein Facelift, wäre, richtig: Irre. Genauso ist es mit einer Phase2 bei einem Großrechner.
Nur weil beide Motoren SuperPlus brauchen und man auch den Tankstutzen behalten kann, bringt noch keine Erleichterung bei so einem Vorhaben.

Mal davon ab, daß am Anfang ein Vertrag mit Intel steht wo alle geplanten Phasen mit Kosten UND Leistungen drin stehen. Leistungen als Rechenleistung wie Verbrauch. Und Support.
Die Preisgestaltung wird auch recht angenehm sein für solche Mengen. Nicht wegen einem Mengenrabatt :) sondern weil das für Intel sehr große Werbung ist. Wenn man da sozusagen mit Eigenwerbung noch einen kleinen Plus macht, dann kann einem nichts besseres passieren.
Ich nehme daher nicht an, daß Intel sich bei solchen Projekten satt frisst.
 
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@StefanG3 nicht zu vergessen ist auch, dass das Leibniz Rechenzentrum effektiv ein Intel-Shop ist. Sie kaufen bevorzugt Intel, auch wenn Sie danach komplett verbrannt werden wie bei SuperMUC NG geschehen, der in Produktion erst weit nach 01/19 ankam, am Anfang extrem instabil lief und bis heute nicht die Leistung liefert welche bei der Anschaffung versprochen wurde.

Was hier effektiv gekauft wird ist ein (viel) kleinerer Klon von Aurora, i.e. eines der drei US-Exascale Systeme entstehend an den Argonne National Labs, da die meisten Europaeischen pre-Exascale (>100Pf) Maschinen bisher ueber AMD liefen wird Intel diese Maschine auch brauchen um mit Ihrer Vision fuer die naechsten Jahre im Europaeischen Markt relevant zu bleiben und daher werden dort entsprechend Nachlaesse gegeben worden sein.
 

StefanG3

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Wow Leute, ihr seid voll in eurem Element anscheinend. Danke für die Infos. Ist für einen Außenstehenden schon interessant.
 

Yasha

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Ich hoffe ich bin hier nicht der einzige Depp, der sich beim Lesen der Überschrift gefragt hat, was ein Keks Hersteller mit einem Rechenzentrum will :bigok:
 

Mo3Jo3

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Ich hoffe ich bin hier nicht der einzige Depp, der sich beim Lesen der Überschrift gefragt hat, was ein Keks Hersteller mit einem Rechenzentrum will :bigok:
Es müssen schließlich 52 Zähne addiert werden. :fresse:
 
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