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Intel-200-Chipsatzserie: Spezifikationen zu den Kaby-Lake-Chipsätzen durchgesickert

FM4E

Redakteur Serial-Killer
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<p><img style="margin: 10px; float: left;" alt="Z170 chipset" src="/images/stories/logos-2015/Z170_chipset.jpg" />Bereits im Juni sind die <a href="index.php/news/hardware/prozessoren/35840-intel-auf-skylake-folgen-kaby-lake-und-cannonlake-.html">ersten Informationen zu den Nachfolge-Prozessorarchitekturen für den aktuellen Sockel LGA1151 an die Öffentlichkeit getreten</a>. Damals war von Kaby Lake und Cannonlake die Rede. Am gestrigen Tage sind auf Benchlife.info detailliertere <a href="http://www.intel.de">Intel</a>-Folien mit Spezifikationen zu den Kaby-Lake-Chipsätzen aufgetaucht, die von Intel als Zwischenstation zwischen den Skylake- und Cannonlake-Chipsätzen angedacht sind. Kaby Lake kann in etwa mit Haswell Refresh verglichen werden, für dessen Prozessoren die...<br /><br /><a href="/index.php/news/hardware/chipsaetze/37222-intel-200-chipsatzserie-spezifikationen-zu-den-kaby-lake-chipsaetzen-durchgesickert.html" style="font-weight:bold;">... weiterlesen</a></p>
 
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Bob.Dig

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Wow, wie spannend... Nicht.

Nicht mal USB Type-C dabei?
:shake:
 

elchupacabre

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Da werden die Grobmotoriker aber sauer, bei dem Killer Feature.

Ich freu mich schon drauf, vllt meine nächste Plattform.
 

TheBigG

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Sehr schön endlich VP9 hardware decoder support, wird in den HTPC wandern
 

NasaGTR

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Immer noch DMI 3.0 - das wird schon nächstes Jahr eine einzelne SSD völlig auslasten...

Der Sprung von DMI 2.0 zu DMI 3.0 war schon gigantisch!

Außerdem bezweifle ich, dass eine neue DMI Version überhaupt bei gleichem Sockel machbar wäre...
 

Holt

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Wow, wie spannend... Nicht.
Was erwartest Du? Es gibt nochmal 4 PCIe Lanes mehr im Chipsatz, das ist doch schon nicht schlecht, auch wenn davon wohl eher wenige Anwender profitieren weil viel schon jetzt gar nicht ansatzweise alle Lanes nutzen. Aber nachdem es über Generationen maximal 8 PCIe Lanes vom Chipsatz gab, mit den 100er Chipsätzen nun plötzlich 20, da sind 4 dann wohl plötzlich zu wenige um sich darüber zu freuen :wall:

Klar wären 4 Lanes mehr direkt von der CPU oder ein DMI mit 8 statt nur 4 PCIe Lanes noch besser, aber man kann nicht alles haben und wer viel I/O Durchsatz (oder viele CPU Kerne) braucht, für den hält Intel ja auch noch den S.2011-3 bereit, man kann nicht alles auf allen Plattformen erwarten.

Nicht mal USB Type-C dabei?
Welche Buchse verbaut wird, entscheidet der Hersteller des Mainbaords oder der USB Controllerkarte, aber nicht der Hersteller des Chip(satzes), welcher den eigentlich USB Host Controller enthällt.

Also ich finde die Entwicklung schon in Ordnung, nur hätte ich mir schon gewünscht, dass alle 8 SATA Ports verfügbar wären, denn da der C236 über 8 SATA 6Gb/s Ports verfügt, scheint der Chipsatz die intern ja zu besitzen, das sind ja alles die gleichen Dies, Intel schaltet halt nur unterschiedliche Features frei.
 

estros

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Am Chipsatz kann man in der Tat nicht meckern. Hat alles, was das Herz begehrt. Eine schrittweise Einführung auf den CPU Die wäre das nächste.
 

Tigerfox

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Nicht mal USB Type-C dabei?
:shake:

Immer noch DMI 3.0 - das wird schon nächstes Jahr eine einzelne SSD völlig auslasten...

Man kann bei Intel mit Fug und Recht über zu langsamen Fortschritt meckern, aber in diesen Punkten gerade nicht.

Wie viele vorredner schon erklärt haben, ist USB-C Sache des Mainboardherstellers und nicht des Chipsatzes - übrigens genauso wie M.2, U.2 und SATAe, die auch schon vor Z97/H97/X99 hätten erscheinen können.

Den DMI hat man gerade erst auf 3.0 erhöht, da die Chipsätze nun auch endlich PCIe3.0 beherrschen. DMI 4.0 gibt es erst, wenn CPU und Chipsatz PCIe4.0 beherrschen - was noch eine Weile dauern dürfte.
Indes finde ich es übertrieben, DMI3.0 als Nadelöhr zu beschreiben - es gibt keine Einzelkomponente am PCH, die mehr Bandbreite benötigt und das mehrere Komponenten gleichzeitig mit voller Bandbreite mit der CPU kommunizieren wollen, etwa zum Speicherzugriff, ist sehr selten.

Ich vermute, die neuen Auflösungen und Bildraten erfordern HDMI2.0a und DP1.3 und diese gibt es nur mit den neuen Chipsätzen.

Ansonsten stimme ich zu, 8xSATA wäre nett gewesen, 4x PCIe mehr ist willkommen. USB3.1 integriert wäre auch gut, aber dass kann man ja mit Alpine Ridge und den 4 zusätzlichen Lanes gut machen - inklusive DP und TB3 über USB-C.
 

ELKINATOR

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Den DMI hat man gerade erst auf 3.0 erhöht, da die Chipsätze nun auch endlich PCIe3.0 beherrschen. DMI 4.0 gibt es erst, wenn CPU und Chipsatz PCIe4.0 beherrschen - was noch eine Weile dauern dürfte.
wahrscheinlich weis er nicht, daß sich DMI3.0 auf PCIe 3.0 bezieht!
er meint sicher mehr Lanes, was aber eh nicht nötig ist, den blödsinn plappern nur immer alle nach.
 

Bob.Dig

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Frage mich aber, warum so viele Boards für USB Type-C einen Extra Chip verbauen.

Und für ein paar mehr Lanes würde ich nie und nimmer aufrüsten. Glück für intel, dass es auch Kunden wie elchupacabre gibt. ;)
 
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Bob.Dig

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elchupacabre

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Frage mich aber, warum so viele Boards für USB Type-C einen Extra Chip verbauen.

Und für ein paar mehr Lanes würde ich nie und nimmer aufrüsten. Glück für intel, dass es auch Kunden wie elchupacabre gibt. ;)

Ich kaufe eh ausschließlich gebraucht und das nur alle paar Jahre. Wie du siehst, ist meine aktuelle Plattform älter als deine^^
 

smalM

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wahrscheinlich weis er nicht, daß sich DMI3.0 auf PCIe 3.0 bezieht!
er meint sicher mehr Lanes, was aber eh nicht nötig ist, den blödsinn plappern nur immer alle nach.

Stell Dir vor Elkinator, es soll Leute geben, die wissen, daß DMI3.0 auch nichts anderes ist als ein PCIe3.0-Root-Complex mit 4 Lanes. Die Zeiten, als real 3,2GB/s Durchsatz mal viel waren, sind längst vorbei, insbesondere, wenn das alles ist, was der gesamten Peripherie zur Verfügung steht.
Intel sollte sich von dieser Billigheimerlösung endlich verabschieden.
 

Holt

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Indes finde ich es übertrieben, DMI3.0 als Nadelöhr zu beschreiben - es gibt keine Einzelkomponente am PCH, die mehr Bandbreite benötigt und das mehrere Komponenten gleichzeitig mit voller Bandbreite mit der CPU kommunizieren wollen, etwa zum Speicherzugriff, ist sehr selten.
Da muss ich nun aber wirklich widersprechen, denn der Z170 hat ja extra 3 x PCIe 3.0 x4 für SSDs die über den RST unterstützt und zu einem RAID 0 kombiniert werden können. Damit stimuliert Intel doch die Nutzung von PCIe SSDs im RAID und schon zwei 950 Pro oder SM951 im RAID 0 liefern beim mehr Bandbreite als über DMI 3 gehen können. Eine Aufweitung auf 8 statt 4 PCIe Lanes wäre daher schon angebracht, zumal wenn es nun noch mehr HSIO und PCIe Lanes im Chipsatz gibt.
 

Tigerfox

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Auch da liegt die Vorstellung zugrunde, dass tatsächlich ständig der gesamte RAID0-Verbund mit voller Bandbreite mit der CPU bzw. dem RAM kommunizieren muss.
Muss er aber äußerst selten. Und auch wenn man 2 bis 3 M.2-SSDs phne RAID0 nutzt, kommunizieren diese eher untereinander als über CPU und RAM miteinander.

Außerdem ist RAID0 bei SSDs sinnlos. Die Latenzen werden schlechter, dafür steigen die sequentiellen Transferraten auf beeindruckende Werte - wovon man nur dann was merkt, wenn man ständig gigantische Dateien hin- und her schiebt. Die zufälligen Zugriffe werden auch eher schlechter als besser.

Man muss auch mal sagen, dass niemand eine bessere Lösung hat. Die letzten hochgeschwindigkeitsverbindung für diesen Zweck waren AMDs Hypertransport und Intels Quickpath. Beide sind extrem ähnlich, AMD hat bei den letzten Bulldozer-Opteron 6,4GT/s (->3,2GHz x 16-Bit x 2 = 12,8 GB/s), Intel hat bei Haswell-EP/EX 9,6GT/s (->4,8GHz x 16-Bit x 2 = 19,2 GB/s), wobei beide FullDuplex unterstützen. Theoretisch kann HT auch 32-Bit, wurde aber nie umgesetzt.

AMDs AM3+-CPUs binden den Chipsatz so an, hier sitzen aber auch noch die PCIe-Lanes für die Graka darin, so dass HT deren Kommunikation mit der CPU seit PCIe3.0 die Grakas eher ausbremst (12,8GB/s vs. ~16GB/s bei PCIE3.0 x16). Bei Intel gibt es das nurnoch bei Xeons für Multi-CPU-Systeme, auch wenn die CPUs der S2011(-3)-Plattform die nötige Technik auch noch haben dürften. Es wird ansonsten nur zur Kommunikation der CPUs untereinander eingesetzt.

Warum benutzt man nicht einfach diesen Bus zur Anbindung der Chipsätze? Weil es nicht nötig ist bzw. sich nicht lohnt! Dank der jeweils auf 4xPCIe basierenden Verbindungen spart man sich im DIE die ganze aufwendige Technik und es reicht trotzdem. Es wäre wahrscheinlich effizienter, die Anbindung auf 8x, 12x oder 16x PCIe zu erhöhen, als nur für diese eine Verbidung zwischen CPU und Chipsatz die Transistoren für den ganz anderne BUS zu nutzen.

Zu Zeiten von Athlon 64 vs Intel Pentium/Core2 war HT aber einfach genial. So konnte man einfach einen HT-Tunnel mit beliebig vielen PCIe-Lanes mit einer beliebigen Southbridge als Cave kombiniert werden. Nvidia hat seine Chipsätze als Cave mit ausreichen PCIe-Lanes für normale Systeme konzipiert und konnte so einfach einen Tunnel mit 16 weiteren Lanes für SLI mit 2x16 Lanes dazwischenpacken. Mit einem Chip mit Frontsidebus, PCIe und HT konnte man die AMD-Chips sogar auf der Intelplattform als Southrbidge verwenden.
AMD hingegen hat seit eh und je (fast) alle PCIe-Lanes in den Tunnel als Northbridge gepackt und davon mehrere Varianten entwickelt, während es meits nur eine, später zwei Southbridges gab.

Man könnte so auch heute noch auf ein und derselben Plattform mit weniger als 32 Lanes in der CPU diese beliebig erweitern.
 

Holt

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Nichts kann man Chipstz direkt untereinander kommunizieren, schon gar nicht SSDs, sonst könnte z.B. der Virenfinder keinen Blick auf die Daten werfen. Zumindest unter Windows geht immer alles über die CPU und wird auch im RAM gecacht, was zwischen den Geräten am Chipsatz transportiert wird, es muss also zweimal über DMI, aber zum Glück kann PCIe ja in beiden Richtungen gleichzeitig Daten übertragen.
 

Bucho

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...Und auch wenn man 2 bis 3 M.2-SSDs phne RAID0 nutzt, kommunizieren diese eher untereinander als über CPU und RAM miteinander.
Wie Holt schon schrieb ist das leider so nicht möglich. Bei einer Kopie geht soviel ich weiß immer alles über den RAM (als Cache) und somit auch über die CPU (da diese den Speichercontroller inne hat). Somit wäre hier wohl tatsächlich ein Sockel 2011-3 Sys wo man mehrere M.2 SSDs über PCI-E mit der CPU verbindet (Mainboard bzw. Adapterkarten und PCI-E Slots) im Vorteil als wenn man das gleiche Setup auf einem 1151 System nutzt wo die ganzen M.2 an den Chipsatz gebunden wären.

[QPI]
Warum benutzt man nicht einfach diesen Bus zur Anbindung der Chipsätze? Weil es nicht nötig ist bzw. sich nicht lohnt! Dank der jeweils auf 4xPCIe basierenden Verbindungen spart man sich im DIE die ganze aufwendige Technik und es reicht trotzdem. Es wäre wahrscheinlich effizienter, die Anbindung auf 8x, 12x oder 16x PCIe zu erhöhen, als nur für diese eine Verbidung zwischen CPU und Chipsatz die Transistoren für den ganz anderne BUS zu nutzen.
Da bin ich Deiner Meinung.
Bei Intel ist der QPI bei den Desktop Modellen inkl. Xeon E3 bestimmt nicht mehr vorhanden. Deswegen sind hier auch keine Multisockel Lösungen mehr möglich. Wie Du schon sagst reichen die 4 x PCI-E (aktuell 3.0) als DMI (3) für 99% der Einsatzzwecke für die diese Architektur gedacht ist aus. Und wenn das tatsächlich nicht langt muß man wohl auf größere Lösungen (2011-3/-1) setzen.

@Topic
Okay also nur ein mildes Chipsatz Update ...
Interessant zu wissen wäre es ob Kaby Lake abwärtskompatibel zu den 100er Chipsätzen ist oder ob das ähnlich den 90er und 80er Chipsätzen nicht immer möglich ist. Und falls ja was für Einschränkungen zu erwarten sind. Die 4 zusätzlichen PCI-E Lanes des Chipsatzes sind logisch. Die VP9-10-Bit- und HVEC-10-Bit-Verarbeitung geschieht ja in der CPU (iGPU) somit sollte dies auch am alten Chipsatz nutzbar sein, nur gibt es hier dann Einschränkungen der max. Auflösung? DDR4-2400 (ohne OC) dann auch nutzbar?
We will see ...
 
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