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Für Vega und RYZEN: Infinity Fabric als Grundgerüst der neuen Architekturen (Update)

Don

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<p><img src="/images/stories/logos-2016/amd-tech-summit-2016.jpg" style="margin: 10px; float: left;" />Auf dem AMD Tech Summit 2016 gab AMD einen Ausblick auf das, was uns 2017 auf Seiten der Prozessoren mit der Zen-Architektur und auf Seiten der Grafikkarten mit der Vega-Architektur erwarten wird. In zahlreichen Meldungen haben wir die uns bisher bekannten Daten zusammengefasst. Hier zunächst noch einmal ein Überblick über die bisherige Berichterstattung:</p>

<a href="index.php/news/hardware/grafikkarten/41227-amd-praesentiert-radeon-instinct-machine-learning-im-fokus.html" target="_self">AMD präsentiert Radeon Instinct – Machine Learning im Fokus</a>
<a href="index.php/news/hardware/prozessoren/41250-naples-prozessor-zeigt-sich-zusammen-mit-radeon-instinct-hardware.html"...<br /><br /><a href="/index.php/news/hardware/prozessoren/41272-fuer-vega-und-ryzen-infinity-fabric-als-grundgeruest-der-neuen-architekturen.html" style="font-weight:bold;">... weiterlesen</a></p>
 
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Don

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Dann müsste AMD neben PCI-Express eine parallel installierten Datenbus auf den Mainboards realisieren, was ich mir nicht vorstellen kann. Das kostet die Hersteller zusätzliches Geld und benötigt zusätzliche Fläche und Ressourcen im PCB.

Die Grafikkarten bleiben bis auf absehbare Zeit per PCI-Express angebunden.
 

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Dann ist Vega auf AM4-System vielleicht auch per HT nutzbar, wenn man SR verwendet.

Der Gedanke kam mir auch sofort - das könnte Vorteile haben, wenn Vega einen direkten Zugang zum Speichercontroller von SummitRidge hat und SummitRidge zu Vegas VRAM. Bei Compute wird das sicherlich sehr spannend.
Aber auch Chipintern revolutioniert diese Technologie die Kommunikation. Sieht auf dem Papier nach einer echt revolutionären Technologie aus.

Don, das läuft auch über PCIe, wie ich das verstanden habe. Du brauchst keinen separaten Connect dafür.
 
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Dann müsste AMD neben PCI-Express eine parallel installierten Datenbus auf den Mainboards realisieren
Auch, wenn man HT nur an den beiden PCIe-Slots verfügbar macht die direkt von der CPU kommen?
Warum sollte da ein Controller nötig sein?
Ist doch alles in der CPU integriert, es muß nur der Slot anders angesteuert werden.

Zumindest bei Servern würde es Sinn ergeben, dort hat NVIDIA auf POWER-Systemen NVLink, AMD hätte dann etwas ähnliches auf den eigenen Systemen.
 

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Eventuell auch bei kommenden Konsolen?

Der dort vorhandene Vorteil durch diese Technik wurde sogar explizit erwähnt. Ich nehme an, dass die Scorpio die erste Konsole mit dieser Technologie ist.

Auch, wenn man HT nur an den beiden PCIe-Slots verfügbar macht die direkt von der CPU kommen?
Warum sollte da ein Controller nötig sein?
Ist doch alles in der CPU integriert, es muß nur der Slot anders angesteuert werden.

Zumindest bei Servern würde es Sinn ergeben, dort hat NVIDIA auf POWER-Systemen NVLink, AMD hätte dann etwas ähnliches auf den eigenen Systemen.
Ich glaub nicht, dass man dafür den PCIe umkonfigurieren muss, das wird einfach eine Protokollebene höher ablaufen und dient ja nur als Kohärenzprotokoll. Ich glaub nicht, dass dass das so gedacht ist wie QPI. Ist auch gar nicht nötig, die Performancewerte von PCIe (Bandbreite und Latenz) zu verändern (erst recht, wenn AMD bei V20 und Zen+ auf PCIe4 umsteigt). Bei QPI war das damals noch was anderes.
 
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Wozu sollte eien Konsoel HT statt PCIe brauchen?
Dort wird doch eh wieder eine APU verbaut werden, da wird doch keine dGPU an den SOC angebunden.
 

Klees

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AMD Clocks Ryzen at 3.4 GHz+ | EE Times


About four years ago, AMD decided to create a superset of Hypertransport to replace separate on-chip interconnects that it used for its CPUs and GPUs. The resulting Infinity fabric debuts in Summit Ridge before April and in AMD’s Vega GPUs before July.
The company declined to give data rates or latency figures for Infinity, which comes only in a coherent version. However, it said that it is modular and will scale from 30- to 50-GBytes/second versions for notebooks to 512 Gbytes/s and beyond for Vega.
AMD does not plan to license the link, which uses the Hypertransport messaging protocol. Instead, it will use Infinity both as a network-on-chip and as a clustering link between its GPUs and x86 server SoCs. It supports the open CCIX standard as a link to third-party accelerators such as FPGAs.
Infinity is agnostic on topologies and will be implemented like a mesh on Vega, said Maurice Steinman, an AMD fellow for client SoC architectures and modeling. It can provide the full bandwidth of any attached DRAM.
The Infinity link is the conduit for a new suite of uses. They range from test and debug functions to new algorithms to check hundreds of on-chip sensors and dynamically adjust power and frequency as the chip has thermal headroom.
 

Knogle

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Hmm, wenn das so stimmt ist das ganze ja schon Performancemaessig vergleichbar mit dem QPI obwohl es fuer mich nicht ersichtlich ist ob es sich hierbei um einen Routing Mechanismus oder einen Bus handelt
 
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