Hm nicht was denn dann weil weiß nicht ob das schon wer so ausprobiert hat. Denke mal weil weniger Kerne auch weniger chacnnels notwendig sind.
Was will man da ausprobieren?
Mehr Kanäle = mehr Bandbreite, weniger Kanäle = weniger Bandbreite. So einfach ist das, getreu dem Motto, mehr ist mehr.
Die Frage ist jetzt, braucht die Anwendung mehr Bandbreite oder nicht.
Wenn du Anwendungen hast, die mit RAMspeed nicht wirklich was anfangen können, dann bringen mehr Kanäle nur bis zu einer bestimmten Grenze etwas und dann nicht mehr.
Ist ähnlich wie "1TB RAM oder 2TB RAM?". Was helfen 2TB RAM, wenn die Anwendung nur 128GB braucht.
Ergo, was helfen 100GB/s RAM Durchsatz, wenn die Anwendung mit 10GB/s locker lebt.
Das kann man also pauschal nicht sagen.
Warum man das bei AMD macht hat einfach den Hintergrund, dass man keinen Rückschritt in der per core Bandbreite machen will.
Beispiel:
Nehmen wir mal an 64C teilen sich 50GB/s, dann hat jeder Kern grob 0,8GB/s.
Teilen sich aber 96C die 50GB/s, dann hat jeder Kern nur noch grob 0,5GB/s.
Und das kann, siehe oben, Probleme geben, besonders im Hyperscalerbereich.
Spendiert man aber dem 96C 75GB/s, dann landet man wieder bei 0,8GB/s pro Kern, hat also keinen Verlust, gewinnt aber auch nicht, zumindest pro Kern.
Um dann also noch was zu gewinnen, kommt einen die erhöhte Taktrate bei DDR5 zugute, da man so die Bandbreite sowohl absolut als auch pro Kern nochmal erhöhen kann.
Und Speicherbandbreite ist in den Zielsystemen immer ein Thema.
Was man dann daraus macht, ist ne Frage des Serverdesigns. Da muss man sich schon ein paar mehr Gedanken machen als bei ner popeligen Desktopplattform.
Es ist also nen Unterschied ob man 6x 32GB Riegel reinsteckt oder 12x 16GB Riegel, je nach Anwendung eben.
Vorsicht! Bei DDR5 hat jeder Riegel 2 Subchannels und um 12 Channels zu erreichen wären damit nur 6 Riegel nötig, da meist nicht zwischen den klassischen Channels und den DDR5 Subchannels unterschied wird. Wie man auch hier in Anandtechs Review von Alder Lake sieht, wo es um den Vergleich von DDR4 und DDR5 geht:
Und eben genau weil zwischen Channels und Subchannels nicht unterschieden wird, bekommt Zen4 12 Speicherkanäle mit jeweils 2 DDR5 Subkanälen und damit summiert 24 Subkanälen.
Daraus folgt dann auch, dass für den maximalen Durchsatz eben alle 12 Kanäle bzw. 24 Subkanäle belegt sein müssen.
Würde man nur 6 Kanäle bzw. 12 Subkanäle belegen, wären nur 50% des Speicherdurchsatzes erreicht.
DDR5 verdoppelt zwar die Anzahl der Kanäle, halbiert dabei aber die Interfacebreite pro Kanal, was am Ende also, bei gleicher Taktung, auf das Gleiche rauskommt.
Der Hintergrund der Subkanäle ist, dass man auf einem so breiten Interface die Taktraten nicht mehr fahren kann, die man anstrebt. Ist am Ende das selbe Thema wie man es bei PATA->SATA und PCI->PCIe gemacht hat, nur dass man hier immer noch breite Kanäle hat.
Man betrachtet daher ein DDR5 Module weiterhin als einen Kanal, auch wenn diese intern, aufgrund der technischen Notwendigkeit, aus 2 Subkanälen bestehen.
Nimmt man sich den Intel 12900k mal vor, dann wird man feststellen, dass dieser 2 Speicherkanäle hat, sowohl bei DDR5 als auch bei DDR4.
Wäre das nicht der Fall und die 2 DDR4 Speicherkanäle würden 2 DDR5 Subkanäle werden, dann hätte man bei DDR5 kumuliert nur noch die halbe Interfacebreite.
DDR4 hat 64Bit Interfacebreite bei Dualchannel wären das also 128Bit Breite.
DDR5 hat 2x 32Bit Interfacebreite. Wären also Kanäle = Subkanäle, dann wäre ein Dualchannelbetrieb nicht möglich, da man ja 4 (Sub)Kanäle bräuchte, hat die CPU aber nicht.
Effektiv würde sich also die Interfacebreite halbieren im Dual(Sub)channelbetrieb.
Nimmt man jetzt den von dir verlinkten Artikel und schaut sich mal die Speicherbenchmarks an:
DDR4 wird mit 3200MHz angefahren und hat 16Bytes/Hz bei 128Bit Interfacebreite im Dualchannel.
DDR5 wird mit 4800MHz angefahren und hat (mit 4 Subkanälen) 16Bytes/Hz bei 128Bit Interfacebreite im Dualchannel.
DDR4: 3200MHz*16Byte/Hz=51GB/s
DDR5: 4800MHz*16Byte/Hz=76GB/s
Schaut man in die Benchmarks, kommt man bei bei DDR4 auf 45GB/s und bei DDR5 auf 75GB/s und ist damit sehr nahe an den theoretischen Werten.
Hätte DDR5 2 Kanäle=2 Subkanäle, dann würde sich im Vollausbau nur 64Bit Interfacebreite ergeben und damit 8Byte/Hz.
Rechnung:
DDR5: 4800MHz*8Byte/Hz=38GB/s und damit nur die Hälfte von dem vom, was beim Benchmark rauskommt.
Demzufolge muss die Interfacebreite 128Bit sein und das geht nur, wenn im Dualchannelbetrieb zwei 64Bit breite Interface kombiniert werden und diese wiederum aus zwei 32Bit Subkanälen bestehen.
Ergo, bei DDR5, genauso wie es schon seit DDR1 der Fall ist, hat ein Kanal immer 64Bit Breite, bzw. eben bei DDR5 2x 32Bit.
Und daraus folgt, dass ein Dualchannel 128Bit Breite hat und daher auch 2 Riegel (1 pro Kanal) benötigt. Bei 12 Kanalsystemen kommt man daher auf 768Bit kumulierte Interfacebreite. Um das zu erreichen bracht man (egal welche DDR Revision) 12 Speicherriegel mit je 1 Riegel pro Kanal.