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Kommt AMDs Sechskerner Istanbul schon diese Woche?

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amd_opteron_newDer Juni wird ein heißer Monat werden und das bezieht sich nicht nur auf das Wetter, sondern auch auf die zahlreichen neuen Prozessoren von AMD und Intel, die dann das Licht der Welt erblicken sollen. Geht es nach Theo Valich, dem Mann hinter Brightsideofnews.com, so will AMD seinen ersten Prozessor mit sechs Rechenkernen, auch als Istanbul bekannt, bereits am 27. Mai vorstellen. Anhand der Gerüchte der vergangenen Wochen und Monate, dass AMD den Sechskerner im Juni herausbringen wolle, gilt dieses Datum als durchaus möglich. Eine offizielle Bestätigung seitens AMD gibt es aber noch nicht.

Der Istanbul soll im Server-Bereich mit der Opteron-2400-Serie den Xeons von Intel Paroli bieten, die erst kürzlich durch die Server-Derivate des Core i7 Verstärkung bekommen haben.

Eine CPU mit sechs Kernen hat Intel schon seit längerem in Form des Dunnington zu bieten. Allerdings muss man dabei erwähnen, dass es sich bei Intels Six-Core-Prozessoren nicht um "echte" native Sechskerner handelt, sondern um drei Dual-Core-CPUs, die auf einem DIE zusammengefügt worden sind. AMDs Istanbul hingegen ist eine unmodifizierte CPU mit sechs Kernen, die mit einer eigenen Maske hergestellt wird.

Laut der Quelle wird AMD einen Istanbul mit 2,6 GHz bringen. Sollte dies stimmen, so stellt sich die Frage, wie hoch die Wärmeverlustleistung (TDP) des Chips ausfallen wird. Ein ebenfalls in 45 nm gefertigter Shanghai-Opteron verfügt jedenfalls über eine TDP von 95 Watt - bei gleichem Takt.

 

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Kommentare (69)

#60
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Flottillenadmiral
Beiträge: 5663
Zitat mr.dude;12161066
Vielleicht soltlest du erstmal verstehen, dass der Punkt ist, dass bei 2P Servern so eine grosse Anzahl an VMs wenig praxisnah ist. ;)


Mehr als 20 sind Praxisfern. Wir reden hier aber von Tests, die teils mit gerade einmal 4(1) VMs liefen. Schon bei 8 fällt Istanbul um einiges zurück.

Zitat mr.dude;12161066

VMmark interessiert hier keinen. Es steht doch unmissverständlich in den Artikeln, warum vApus verwendet wurde.


VMmark wurde ebenso verwendet, hast du das übersehen?

Zitat mr.dude;12161066
Und wo steht da etwas von vApus? Es mag dir vielleicht entgangen sein, aber VMs setzen kein vApus voraus.


Nocheinmal, was wurde denn sonst noch getestet? Worauf soll sich deine Aussage bitte beziehen, oder war diese vollkommen zusammenhangslos?

Zitat mr.dude;12161066
Und wir reden auch nur vom reinen Chip. ;)


Nein. Wir reden von Kosten. Kosten sind Diefläche. Diefläche ist die effektive Größe, die der Chip auf dem Wafer belegt. Das sind die angesprochenen 265mm² und nichts anderes. Deine Aussage "Lediglich Chips mit Test Logik haben mehr" war völliger Stuss, jeder einzelne Die hat rings herum Test-Logik, die dann später dem Auseinanderschneiden zum Opfer fällt.

Zitat mr.dude;12161066
Sry, aber das absoluter ist Käse. Woher sollen denn Stillstandszeiten kommen? Glaubst du, weil die Belichtung schneller fertig ist, machen die öfter Pausen oder was? Und die Spezialflüssigkeiten sind sicherlich auch nicht aufwändiger als vakuumisierte Medien. Bläschenbildung gibt es auch nicht. Entweder sind Mikroblasen vorhanden oder nicht. Ich gehe aber mal davon aus, die Prozesse bei IBM sind soweit getestet und perfektioniert, dass das kein Problem ist. Ansonsten würde man noch gar nicht produzieren.


Es ist doch nur noch lachhaft hier:

http://www.patent-de.com/20080807/DE102005053751B4.html

Was denkst du welcher Aufwand betrieben wird, um nur mal das angeprochene Blasenproblem zu beherrschen?

Zitat mr.dude;12161066
Aber ich sehe schon, du hast wieder mal nur oberflächliche Ahnung von der Materie, wenn überhaupt, brüllst nur ein bisschen in der Gegend rum, und wenn Intel auf Immersionslithografie umgestellt hat, ist es natürlich das beste, was es gibt. :rolleyes:
Die Umrüstung auf Anlagen für Immersionslithografie ist sicherlich erstmal kostspielig. Das ist letztendlich aber egal. Die hat/hatte Intel genauso. Ich habe aber noch nirgendwo gehört oder gelesen, dass die laufenden Kosten in irgendeiner Weise signifikant höher sein sollen als bei herkömmlicher Belichtung. Unterm Strich bleibt eben, dass man bei solch feinen Strukturen auf doppelte Belichtung verzichten kann. Und wenn man etwas rational denkt, sollte das Vorteile bei Zeit und Kosten bringen. Das muss ja nicht viel sein. Aber offenbar für AMD vollkommen ausreichend. Ansonsten hätte man wohl noch etwas länger am Istanbul gefeilt, da dieser recht viel Dummy Fläche aufweist.


Nocheinmal. Immersionslithografie ist [U]kein[/U] Faktor zur Kostensenkung sondern schlicht zwingend, um mit kleiner werdenen Strukturen weiterhin eine ausreichende Belichtungsgenauigkeit erzielen zu können. Der eine Prozess benötigt diese Umstellung früher (z.B. 45nm), der andere später (z.B: 32nm). Der Aufwand steigt, Investitions- [U]und[/U] Prozesskosten steigen, aber anders geht es halt früher oder später nicht. Mikroelektronik, 4. Semester würde ich mal sagen :)

Zitat mr.dude;12161066
Wer sprach von Beckton? Meine Jahresangaben bezogen sich alle auf Magny Cours. Vielleicht solltest du etwas sorgfältiger lesen. ;) Oder was sollte der Einwand "Erstmal geht man bisher auch von 2009 aus"?


Wer sprach von Magny-Cours? Wenn der kommt, wird Beckton bereits auf dem Markt sein. Nämlich ab 2009.

Zitat mr.dude;12161066
Nein. Siehe weiter oben. Die relevanten Punkte liegen wo ganz anders.

So wie ich es verstehe, ist es nicht nur HT. So sollen alle Kerne direkt auf den shared Cache zugreifen können. Was nicht nur der wichtigste Punkt sein dürfte, sondern nur mit HT auch nicht zu realisieren ist.


Wir reden von der Kommunikation. Diese ist klar limitierter als bei einem nativen Design. Potentieller Nachteil, daran ist nix zu rütteln.

Zitat mr.dude;12161066

Das liegt aber nicht nur am L3. Ich würde sogar sagen, die 1 MiB weniger L3 haben hier den geringsten Einfluss. Bei 2P arbeitet HT-Assist ansich kontraproduktiv, da sowieso nur recht wenig Interprozessorkommunikation stattfindet. Man kann sich auch mal einige Tests anschauen. Shanghai arbeitet trotz des dreimal so grossen L3 taktbereinigt nur selten signifikant schneller als Barcelona.


Dann erklär mal, in wie weit HT Assist außer dem kleineren L3 noch behindern kann. Ich warte :)
#61
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Flottillenadmiral
Beiträge: 5834
Zitat Undertaker 1;12161225
Mehr als 20 sind Praxisfern. Wir reden hier aber von Tests, die teils mit gerade einmal 4(1) VMs liefen. Schon bei 8 fällt Istanbul um einiges zurück.

Nein. Wie Anandtech schreibt, das hat etwas mit der Aufteilung von virtuellen auf logische CPUs zu tun. Irgendwie ist das bei dir wohl immer noch nicht angekommen. :rolleyes:

Zitat Undertaker 1;12161225
VMmark wurde ebenso verwendet, hast du das übersehen?

Vermutlich der Vollständigkeit halber. Was Anandtech darüber denkt, sollte aber nun unmissverständlich zu erkennen sein.

Zitat Undertaker 1;12161225
Nocheinmal, was wurde denn sonst noch getestet? Worauf soll sich deine Aussage bitte beziehen

Das habe ich doch schon gesagt. Allgemein auf Virtualisierung, unabhängig von VMmark, vApus oder was auch immer. Augen auf beim Lesen der Beiträge! ;)

Zitat Undertaker 1;12161225
Wir reden von Kosten.

Ich aber nicht. Den Punkt hast du ja gebracht. Ich habe mich nur ganz pragmatische auf deine Aussage zu den Grössenverhältnissen bezogen, nicht mehr und nicht weniger. Ausserdem ist deine Aussage dazu vollkommener Unsinn. Noch deutlich bedeutender in Bezug auf den Wafer dürfte der Verschnitt am Rand sein, nicht der Verschnitt zwischen einzelnen Dies. Zumal letzteres ja ebenfalls beim Nehalem vorhanden ist.

Zitat Undertaker 1;12161225
Es ist doch nur noch lachhaft hier:

http://www.patent-de.com/20080807/DE102005053751B4.html

Du hast Recht, deine krampfhaften Erklärungsversuche werden immer lachhafter. Das sind Probleme, denen man sich während der Entwicklung des Prozesses bzw der Installation der Anlagen widmet. Die haben aber keinen entscheidenden Einfluss auf die Massenproduktion.
Zudem fehlt bei deinem Verweis jeglicher Bezug zu IBM bzw AMD.

Zitat Undertaker 1;12161225
Nocheinmal. Immersionslithografie ist [U]kein[/U] Faktor zur Kostensenkung sondern schlicht zwingend

Nun ja, du solltest doch wissen, dass Behauptungen deinerseits ohne Belege unglaubwürdig sind. Der gesunde Menschenverstand und ein bisschen Rationalität sagen mir da etwas anderes. Immersionslithografie sorgt einfach für einen höheren Durchsatz. Das heisst nicht, dass die Kosten pro Chip gesenkt werden. Aber man kann in der gleichen Zeit mehr Umsatz machen und damit die Fixkosten senken.
Zumal ich auch keine gegenteiligen Aussagen bisher irgendwo gelesen haben. Aber du darfst mir natürlich gerne Quellen bringen, dass Immersionslithografie bezüglich Kosteneffizienz keine Vorteile gegenüber Doppelbelichtung bei der Massenproduktion bringt. Ich mache mal den Anfang und bringe Quellen für das Gegenteil. ;) #1
Zitat
Für die Herstellung der neuen leistungsfähigen Prozessoren-Generation setzt AMD auf Immersionslithographie. "Bei der Immersionslithographie wird der Raum zwischen dem Projektionsobjektiv des Stepper-Lithographiesystems und dem Wafer mit einer transparenten Flüssigkeit gefüllt. Diese wichtige Verbesserung des Lithographieprozesses ermöglicht eine erhöhte Tiefenschärfe und eine verbesserte Bildpräzision, die einen Beitrag zur Verbesserung der Performance auf Chip-Ebene und der Fertigungseffizienz leisten kann", sagt Dr. Hans Deppe, Corporate Vice President und Geschäftsführer von AMDs Fertigungsstandort in Dresden. Das Belichtungsverfahren erhöht die Performance einer SRAM-Zelle um zirka 15 Prozent, ohne dass kostenaufwändigere Doppelbelichtungen erforderlich sind.



Zitat Undertaker 1;12161225
Wer sprach von Magny-Cours? Wenn der kommt, wird Beckton bereits auf dem Markt sein. Nämlich ab 2009.

Wer sprach von Beckton? Und Ende 2009 würde nicht nicht gerade als "ab 2009" bezeichnen. Das ist praktisch ab 2010.

Zitat Undertaker 1;12161225
Wir reden von der Kommunikation. Diese ist klar limitierter als bei einem nativen Design. Potentieller Nachteil, daran ist nix zu rütteln.

Natürlich. Du warst ja auch einer der grössten Verfechter der nicht vorhandenen infrastrukturellen Nachteile des C2Q. Deine Aussagen zu ungelegten Eiern sind so amüsant und substanzlos wie eh und je. Zum warum kannst du natürlich wieder mal nichts sagen. :rolleyes:

Zitat Undertaker 1;12161225
Dann erklär mal, in wie weit HT Assist außer dem kleineren L3 noch behindern kann.

Wie wäre es, wenn du dir mal einige Unterlagen von AMD anschaust? HT Assist bringt einen grundsätzlichen Verwaltungsaufwand mit sich. Und offenbar wirkt der bei 2P Servern kontraproduktiv. Für genaue technische Details würde ich vorschlagen, du fragst bei AMD nach.
Wenn der L3 grundsätzlich für solche Performance Einbrüche wie bei Anandtech von etwa 13% sorgen würde, was rein theoretisch schon mal absoluter Käse ist, da einem Istanbul insgesamt und pro Kern ähnlich viel Cache verloren geht, die Performance in der Praxis aber nicht linear mit dem Cache skaliert, warum wird HT Assist dann bei 4P und 8P Servern eingesetzt? Die einzelnen Prozessoren verlieren schliesslich genauso viel Cache. Richtig, es liegt an der Interprozessorkommunikation, die ist entscheidend, nicht der L3. ;)
Übrigens, um deine Illusionen komplett zu zerstören, Istanbul besitzt momentan 9 MiB Cache (L2+L3). Auf den letzten Folien von AMD war beim Magny Cours von 2,2 mal so viel Cache die Rede. Könnten also 20 MiB sein. Da Intel inklusive Caches benutzt, bei den 24 MiB des Beckton effektiv also nochmal 2 MiB durch den L2 weggehen, sind es am Ende wahrscheinlich 20 vs 22 MiB an nutzbarem Cache. Der Unterschied sind Peanuts.
#62
Registriert seit: 23.08.2004

Flottillenadmiral
Beiträge: 5663
Zitat mr.dude;12162671
Nein. Wie Anandtech schreibt, das hat etwas mit der Aufteilung von virtuellen auf logische CPUs zu tun. Irgendwie ist das bei dir wohl immer noch nicht angekommen. :rolleyes:


Sieh dir doch einfach nur die Messung bei 4 VMs an. Dann die bei 8 VMs. Und dann noch den VMMark. Jetzt müsste es aber dämmern.

Zitat mr.dude;12162671

Vermutlich der Vollständigkeit halber. Was Anandtech darüber denkt, sollte aber nun unmissverständlich zu erkennen sein.


Interpretationstheorien deinerseits sind unbedeutend. Es zählt was da steht: Zahlen über 20 VMs sind irrelevant, dem stimme ich zu. Und jetzt bitte den Bereich von 4/8 bis 20 VMs sehen.

Zitat mr.dude;12162671
Das habe ich doch schon gesagt. Allgemein auf Virtualisierung, unabhängig von VMmark, vApus oder was auch immer. Augen auf beim Lesen der Beiträge! ;)


Allgemein ist wischischwaschi. Konkret, oder es ist nichts wert. Also nochmal von vorne. :)

Zitat mr.dude;12162671
Ich aber nicht. Den Punkt hast du ja gebracht. Ich habe mich nur ganz pragmatische auf deine Aussage zu den Grössenverhältnissen bezogen, nicht mehr und nicht weniger. Ausserdem ist deine Aussage dazu vollkommener Unsinn. Noch deutlich bedeutender in Bezug auf den Wafer dürfte der Verschnitt am Rand sein, nicht der Verschnitt zwischen einzelnen Dies. Zumal letzteres ja ebenfalls beim Nehalem vorhanden ist.


Du hast meine Aussage in Bezug auf die Produktionskosten zitiert, dann hast du da wohl was falsch gemacht. :wink:
Die Problematik der Die-Fläche muss ich dir wohl nochmal erklären, also:

Ein reiner Shanghai-Kern ist 243mm² (Nehalem 246mm²). Zum Test des Wafers befinden sich auf diesem entsprechende Prüfstrukturen, die gleichzeitig den Zweck erfüllen, die Dies an dieser Stelle später auseinanderschneiden zu können. Also, deine Aussage "Lediglich Chips mit Test Logik haben mehr" war natürlich unsinnig. Jeder Die besitzt diese Testlogik, und die Summe aus Diefläche und Testlogik ergibt die benötigte Waferfläche pro Chip. Das ergibt die angesprochenen Kosten, und genau diesen Punkt hast du in #51 zitiert :)

Zitat mr.dude;12162671
Du hast Recht, deine krampfhaften Erklärungsversuche werden immer lachhafter. Das sind Probleme, denen man sich während der Entwicklung des Prozesses bzw der Installation der Anlagen widmet. Die haben aber keinen entscheidenden Einfluss auf die Massenproduktion.
Zudem fehlt bei deinem Verweis jeglicher Bezug zu IBM bzw AMD.


Das war ein Link, den du klicken solltest ;) Da steht etwas drin zum Thema Blasenbildung, also vielleicht erstmal lesen. Das Problem ist technologiebedingt, dafür müsste man aber wie ich die Grundlagen kennen :wink:

Zitat mr.dude;12162671
Nun ja, du solltest doch wissen, dass Behauptungen deinerseits ohne Belege unglaubwürdig sind. Der gesunde Menschenverstand und ein bisschen Rationalität sagen mir da etwas anderes. Immersionslithografie sorgt einfach für einen höheren Durchsatz. Das heisst nicht, dass die Kosten pro Chip gesenkt werden. Aber man kann in der gleichen Zeit mehr Umsatz machen und damit die Fixkosten senken.
Zumal ich auch keine gegenteiligen Aussagen bisher irgendwo gelesen haben. Aber du darfst mir natürlich gerne Quellen bringen, dass Immersionslithografie bezüglich Kosteneffizienz keine Vorteile gegenüber Doppelbelichtung bei der Massenproduktion bringt. Ich mache mal den Anfang und bringe Quellen für das Gegenteil. ;) #1


Du solltest schon deine eigenen Links richtig lesen. "Diese wichtige Verbesserung des Lithographieprozesses ermöglicht eine erhöhte Tiefenschärfe und eine verbesserte Bildpräzision, die einen Beitrag zur Verbesserung der Performance auf Chip-Ebene und der Fertigungseffizienz leisten kann"

Hier geht es um die Auswirkung des Belichtungsergebnisses auf die Ausbeute. Und nicht die Produktionskosten.


Zitat mr.dude;12162671
Wer sprach von Beckton? Und Ende 2009 würde nicht nicht gerade als "ab 2009" bezeichnen. Das ist praktisch ab 2010.


Ich sprach von Beckton ;) Und 2009 ist 2009, bei den Fakten bleiben.

Zitat mr.dude;12162671
Natürlich. Du warst ja auch einer der grössten Verfechter der nicht vorhandenen infrastrukturellen Nachteile des C2Q. Deine Aussagen zu ungelegten Eiern sind so amüsant und substanzlos wie eh und je. Zum warum kannst du natürlich wieder mal nichts sagen. :rolleyes:


Bitte erneut Beitrag lesen und verstehen. Schlüsselwort ist der Punkt "potentiell". Ein Core 2 Quad musste den Austausch von 2+2 Kernen über maximal 12,8GB/s des FSB abwickeln. Ein Magny Cours muss dies für 6+6 Kerne machen. Und ob HT da ein potentieller Bremsklotz ist.

Zitat mr.dude;12162671
Wie wäre es, wenn du dir mal einige Unterlagen von AMD anschaust? HT Assist bringt einen grundsätzlichen Verwaltungsaufwand mit sich. Und offenbar wirkt der bei 2P Servern kontraproduktiv. Für genaue technische Details würde ich vorschlagen, du fragst bei AMD nach.
Wenn der L3 grundsätzlich für solche Performance Einbrüche wie bei Anandtech von etwa 13% sorgen würde, was rein theoretisch schon mal absoluter Käse ist, da einem Istanbul insgesamt und pro Kern ähnlich viel Cache verloren geht, die Performance in der Praxis aber nicht linear mit dem Cache skaliert, warum wird HT Assist dann bei 4P und 8P Servern eingesetzt? Die einzelnen Prozessoren verlieren schliesslich genauso viel Cache. Richtig, es liegt an der Interprozessorkommunikation, die ist entscheidend, nicht der L3. ;)


Du weißt nicht, was HT Assist macht, oder? HT Assist soll gerade eben Verwaltungsaufwand reduzieren, es werden simple Übersichten der Cacheinhalte abgespeichert. ;) Bei 4P und 8P System überwiegen die Vorteile des geringen Verwaltungsaufwandes zwischen den CPUs schlicht den L3-Verlust.

Zitat mr.dude;12162671
Übrigens, um deine Illusionen komplett zu zerstören, Istanbul besitzt momentan 9 MiB Cache (L2+L3). Auf den letzten Folien von AMD war beim Magny Cours von 2,2 mal so viel Cache die Rede. Könnten also 20 MiB sein. Da Intel inklusive Caches benutzt, bei den 24 MiB des Beckton effektiv also nochmal 2 MiB durch den L2 weggehen, sind es am Ende wahrscheinlich 20 vs 22 MiB an nutzbarem Cache. Der Unterschied sind Peanuts.


Magny-Cours ist mit 2x6MB L3 Cache angekündigt. Für alles andere hätte ich gerne eine Quelle.
Sind also bei Beckton 8x256KB L2 + 24MB L3 - 8x256KB L2->L3 = 24MB Bei Magny-Cours 12x512KB + 12MB L3 = 18MB Nur den L3 betrachtet sogar 22MB vs. 12MB. Das ist weit mehr als Peantus ;)

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Zitat mr.dude;12168247
Wenn es immer so einfach wäre. Schau dir erstmal die Konfiguration an, dann reden wir weiter. Die Anzahl der VMs alleine sagt noch nicht viel aus. ;)


Ach, auf einmal nicht mehr? Jetzt wirds aber lustig ;) Natürlich ist die Anzahl verschiedener VMs ein Kernpunkt. Anandtech: "VMmark tells us that the latest Xeon “Nehalem” starts to shine when you dump huge amounts of VM on top of the server."

Zitat mr.dude;12168247
Anandtech liefert eindeutige Aussagen zur Praxisrelevanz von vApus und VMmark. Da brauche ich gar nichts zu interpretieren.


Aber vielleicht nochmal lesen ;) Es geht klar um verschiedene Anwendungsszenarien. vAPUS liegt mit der Zahl der simulierten VMs klar unter der von Anandtech gezogenen Obergrenze einer praktisch relevanten Anzahl. Doch selbst mit nur 8 VMs zeigt sich der Trend schon sehr gut.

[QUOTE=mr.dude;12168247]Echt lustig. Wie wäre es, wenn du von Beginn an nur das liest, was da steht? ;)

Nochmal. Konkrete Fakten. Die hast du nicht, weil es keine gibt. Also eod.

Zitat mr.dude;12168247
Ich habe diesbezüglich trotzdem nichts zu den Kosten ansich gesagt. Siehe #51.


Dann solltest du aufhören Beiträge zu zitieren, um diese dann zusammenhangslos zu kommentieren.

Zitat mr.dude;12168247
Über diese Grösse des Nehalem Die ist mir nichts bekannt. Ist das offiziell? Ich glaube nicht. Wahrscheinlich hast du das irgendwann mal als unbestätigte und letztendlich wohl falsche Spekulationen aufgeschnappt. Intel selbst spezifiziert die Grösse mit 263 mm², siehe zB hier. Die Grösse auf dem Wafer samt Testlogik dürfte daher noch darüber liegen.


Das ist die Größe sammt Test Logik, die übliche Angabe.

http://img11.imageshack.us/img11/6646/kbastialbumsk10denebamd.jpg

Zitat mr.dude;12168247
Wie wäre es, wenn du erstmal das lesen würdest, was ich schreibe? ;) Irgendwie ergeben deine Aussagen gerade gar keinen Sinn und sind vollkommen bezugslos.


Für deinen äußerst geringen Wissensstand zum Thema Immersionslithografie solltest du dir vielleicht erst einen gewissen Mindestwissensstand aneignen, bevor wir die Diskussion fortführen. Ich war so freundlich dir einen entsprechenden Link zum Punkt der Blasenbildung zu geben. :)

Zitat mr.dude;12168247
Du hast aber enorme Verständnisprobleme. Wo sprach ich explizit von Produktionskosten? Und was ist an Fertigungseffizienz nicht zu verstehen? Du bewegst dich mit deinen Ausreden auf immer dünnerem Eis. Wo sind eigentlich Quellen zu deinen Behauptungen? :rolleyes:


Lesen -> Verstehen. Meine von dir zitierte Grundaussage war die Problematik der höheren Produktionskosten des Istanbul durch dessen große Fläche. Immersionslithografie ist da keine Abhilfe, eher im Gegenteil.

Zitat mr.dude;12168247
Du wolltest mich korrigieren. Und ich sprach mitnichten von Beckton. Ist ja echt peinlich, dass du nicht mal in der Lage bist, so einen kleinen Lapsus zuzugeben und dir einzugestehen. :rolleyes:


Du hast mich zitiert und ich sprach von Beckton. Nocheinmal, bitte vermeide Zitate, wenn deine Postings zu diesen vollkommen zusammenhangslos sind.

Zitat mr.dude;12168247
Lesen und verstehen! Sämtliche Kerne des Magny-Cours können anscheinend auf den kompletten L3 zugreifen, ohne dass es auf Chip Ebene wie zwei getrennte Caches aussieht. Möglich, dass AMD hier eine spezielle Bridge verwendet. Wo du HT als gegeben voraussetzt, ist mir schleierhaft. Aber selbst das wäre kein Problem, da AMDs NB in der CPU sitzt und nicht wie bei Intels C2Q extern. Der L3 bei AMD läuft ja schon mit NB Takt. Blieben also hauptsächlich Latenzen übrig. Und so viel Kompetenz traue ich AMD zu, diesbezüglich eine Lösung zu finden, die keinen Flaschenhals darstellt. Wenn du das nicht tust, ist das dein Problem. Dann verschone uns aber bitte mit deiner oberflächlichen Unkenntnis.
Seltsam ist auch, dass plötzlich alles auf den L3 reduziert wird. Wo sind denn "einige Nachteile"? Stehen überhaupt noch weitere im Raum oder war das wieder mal nur Wunschdenken deinerseits?


Lies doch bitte deinen eigenen Link. Da steht die Verbindung über einen HT-Link wortwörtlich drinnen.

Zitat mr.dude;12168247
Du weisst wieder mal nicht, wovon ich spreche, richtig? Du redest mal wieder am Thema vorbei. Es geht jedenfalls nicht um Verwaltungsaufwand mit HT Assist, sondern um die Unterschiede des Verwaltungsaufwandes mit und ohne HT Assist. ;)


Exakt. HT Assist reduziert Verwaltungsaufwand, siehe meinen Link. Dein Posting war inhaltlich völlig falsch.

Zitat mr.dude;12168247
Wie wäre es, wenn du mal Google bemühen würdest? Aber ich will mal nicht so sein. Die aktuellsten Informationen dürften wohl diese sein. Da steht nichts konkretes von Cache Grössen. Wobei ich mich korrigieren muss. Der Faktor 2,2 bezieht sich auf den Unterschied zwischen Shanghai und Magny-Cours. Letzterer wird daher wohl nicht 20 MiB, sondern 18 MiB Cache besitzen (L2+L3). Ich bin zwar davon ausgegangen, dass sich Intels 24 MiB auf L2+L3 beziehen. Sollte es aber nur L3 sein, könnten es am Ende 18 MiB vs 24 MiB effektiv sein. Das liegt für AMD alles im grünen Bereich. Zwar hat Intel dann 33% mehr Cache, sie müssen damit aber auch 33% mehr Pipelines füttern. Wenn man den L1 noch hinzu rechnet, sind es sogar nur 19,5 MiB vs 24 MiB. Ich sehe daher nach wie vor diesbezüglich keine grundlegenden Nachteile für AMD. Unterschiede, die sich dadurch in der Praxis ergeben, sind Peanuts. Da kann man mit Technologien, die auf Ebene der Infrastruktur ansetzen, wie zB HT Assist, deutlich mehr rausholen. ;)


Na, ich helf doch gerne aus :)

http://ht4u.net/news/1868_neue_amd-prozessoren_mit_bis_zu_12_kernen/

12MB L3 vs. 24-2MB L3. :)
#63
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@Undertaker1

Auch wenn jemand anderer Meinung ist, heißt dies nicht, das er Unrecht hat.
Wie wäre es, wenn du dein Gewäsch mal objektiv betrachtest.

Jemand mit soviel "Potenzial" wie du, hat es doch nicht nötig, sich hier "herabzulassen". :fresse:
#64
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Zitat HardlineAMD;12164137

Jemand mit soviel "Potenzial" wie du, hat es doch nicht nötig, sich hier "herabzulassen". :fresse:


Der war gut :hmm:
#65
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Beiträge: 5834
Zitat Undertaker 1;12163349
Sieh dir doch einfach nur die Messung bei 4 VMs an. Dann die bei 8 VMs. Und dann noch den VMMark. Jetzt müsste es aber dämmern.

Wenn es immer so einfach wäre. Schau dir erstmal die Konfiguration an, dann reden wir weiter. Die Anzahl der VMs alleine sagt noch nicht viel aus. ;)

Zitat Undertaker 1;12163349
Interpretationstheorien deinerseits sind unbedeutend.

Anandtech liefert eindeutige Aussagen zur Praxisrelevanz von vApus und VMmark. Da brauche ich gar nichts zu interpretieren.

Zitat Undertaker 1;12163349
Allgemein ist wischischwaschi. Konkret, oder es ist nichts wert. Also nochmal von vorne.

Echt lustig. Wie wäre es, wenn du von Beginn an nur das liest, was da steht? ;)

Zitat Undertaker 1;12163349
Du hast meine Aussage in Bezug auf die Produktionskosten zitiert

Ich habe diesbezüglich trotzdem nichts zu den Kosten ansich gesagt. Siehe #51.

Zitat Undertaker 1;12163349
Ein reiner Shanghai-Kern ist 243mm² (Nehalem 246mm²).

Über diese Grösse des Nehalem Die ist mir nichts bekannt. Ist das offiziell? Ich glaube nicht. Wahrscheinlich hast du das irgendwann mal als unbestätigte und letztendlich wohl falsche Spekulationen aufgeschnappt. Intel selbst spezifiziert die Grösse mit 263 mm², siehe zB hier. Die Grösse auf dem Wafer samt Testlogik dürfte daher noch darüber liegen.

Zitat Undertaker 1;12163349
Das war ein Link, den du klicken solltest ;) Da steht etwas drin zum Thema Blasenbildung, also vielleicht erstmal lesen.

Wie wäre es, wenn du erstmal das lesen würdest, was ich schreibe? ;) Irgendwie ergeben deine Aussagen gerade gar keinen Sinn und sind vollkommen bezugslos.

Zitat Undertaker 1;12163349
Du solltest schon deine eigenen Links richtig lesen. "Diese wichtige Verbesserung des Lithographieprozesses ermöglicht eine erhöhte Tiefenschärfe und eine verbesserte Bildpräzision, die einen Beitrag zur Verbesserung der Performance auf Chip-Ebene und der Fertigungseffizienz leisten kann"

Du hast aber enorme Verständnisprobleme. Wo sprach ich explizit von Produktionskosten? Und was ist an Fertigungseffizienz nicht zu verstehen? Du bewegst dich mit deinen Ausreden auf immer dünnerem Eis. Wo sind eigentlich Quellen zu deinen Behauptungen? :rolleyes:

Zitat Undertaker 1;12163349
Ich sprach von Beckton ;) Und 2009 ist 2009, bei den Fakten bleiben.

Du wolltest mich korrigieren. Und ich sprach mitnichten von Beckton. Ist ja echt peinlich, dass du nicht mal in der Lage bist, so einen kleinen Lapsus zuzugeben und dir einzugestehen. :rolleyes:

Zitat Undertaker 1;12163349
Bitte erneut Beitrag lesen und verstehen. Schlüsselwort ist der Punkt "potentiell". Ein Core 2 Quad musste den Austausch von 2+2 Kernen über maximal 12,8GB/s des FSB abwickeln. Ein Magny Cours muss dies für 6+6 Kerne machen. Und ob HT da ein potentieller Bremsklotz ist.

Lesen und verstehen! Sämtliche Kerne des Magny-Cours können anscheinend auf den kompletten L3 zugreifen, ohne dass es auf Chip Ebene wie zwei getrennte Caches aussieht. Möglich, dass AMD hier eine spezielle Bridge verwendet. Wo du HT als gegeben voraussetzt, ist mir schleierhaft. Aber selbst das wäre kein Problem, da AMDs NB in der CPU sitzt und nicht wie bei Intels C2Q extern. Der L3 bei AMD läuft ja schon mit NB Takt. Blieben also hauptsächlich Latenzen übrig. Und so viel Kompetenz traue ich AMD zu, diesbezüglich eine Lösung zu finden, die keinen Flaschenhals darstellt. Wenn du das nicht tust, ist das dein Problem. Dann verschone uns aber bitte mit deiner oberflächlichen Unkenntnis.
Seltsam ist auch, dass plötzlich alles auf den L3 reduziert wird. Wo sind denn "einige Nachteile"? Stehen überhaupt noch weitere im Raum oder war das wieder mal nur Wunschdenken deinerseits?

Zitat Undertaker 1;12163349
Du weißt nicht, was HT Assist macht, oder? HT Assist soll gerade eben Verwaltungsaufwand reduzieren, es werden simple Übersichten der Cacheinhalte abgespeichert. ;) Bei 4P und 8P System überwiegen die Vorteile des geringen Verwaltungsaufwandes zwischen den CPUs schlicht den L3-Verlust.

Du weisst wieder mal nicht, wovon ich spreche, richtig? Du redest mal wieder am Thema vorbei. Es geht jedenfalls nicht um Verwaltungsaufwand mit HT Assist, sondern um die Unterschiede des Verwaltungsaufwandes mit und ohne HT Assist. ;)

Zitat Undertaker 1;12163349
Magny-Cours ist mit 2x6MB L3 Cache angekündigt. Für alles andere hätte ich gerne eine Quelle.

Wie wäre es, wenn du mal Google bemühen würdest? Aber ich will mal nicht so sein. Die aktuellsten Informationen dürften wohl diese sein. Da steht nichts konkretes von Cache Grössen. Wobei ich mich korrigieren muss. Der Faktor 2,2 bezieht sich auf den Unterschied zwischen Shanghai und Magny-Cours. Letzterer wird daher wohl nicht 20 MiB, sondern 18 MiB Cache besitzen (L2+L3). Ich bin zwar davon ausgegangen, dass sich Intels 24 MiB auf L2+L3 beziehen. Sollte es aber nur L3 sein, könnten es am Ende 18 MiB vs 24 MiB effektiv sein. Das liegt für AMD alles im grünen Bereich. Zwar hat Intel dann 33% mehr Cache, sie müssen damit aber auch 33% mehr Pipelines füttern. Wenn man den L1 noch hinzu rechnet, sind es sogar nur 19,5 MiB vs 24 MiB. Ich sehe daher nach wie vor diesbezüglich keine grundlegenden Nachteile für AMD. Unterschiede, die sich dadurch in der Praxis ergeben, sind Peanuts. Da kann man mit Technologien, die auf Ebene der Infrastruktur ansetzen, wie zB HT Assist, deutlich mehr rausholen. ;)
#66
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Wäre schön, wenn ihr euer Kleinkrieg woanders auslebt. Danke
#67
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Zitat PitGST;12169202
Wäre schön, wenn ihr euer Kleinkrieg woanders auslebt. Danke


vielen dank!
#68
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bei ednetz.de sind die istanbuld prozis bald im einsatz, heute hat man den ganzen tag versucht sie zum laufen zu bringen.

http://twitter.com/ednetz
#69
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Zitat bawde;12660573
bei ednetz.de sind die istanbuld prozis bald im einsatz, heute hat man den ganzen tag versucht sie zum laufen zu bringen.

http://twitter.com/ednetz

Was sind denn das für noobs ... bevor ich nen Server aufrüste schaut man erstmal nach, was das BIOS supportet ...
Für so dumm würde ich aber eigentlich keinen halten ... strange..
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