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Micron spricht über aktuellen Stand der 3D-NAND-Entwicklung

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micronMicron scheint das neue Jahr als Anlass zu nehmen, um zahlreiche seiner Speicherbereiche auf den neuesten Stand zu bringen und neue Technologien anzukündigen. GDDR5X-Grafikspeicher wird bei den Grafikkarten gegen Ende des Jahres eine Rolle spielen und stellt höhere Kapazitäten sowie Speicherbandbreiten in Aussicht. Hinsichtlich einer Entscheidung für einen 3D-NAND sowie planaren Speicher wählt Micron einen konservativen Weg und fährt zweigleisig. In einer Zusammenarbeit mit Intel wird die Entwicklung von 3D-NAND vorangetrieben, während planarer Speicher ebenfalls noch eine große Rolle spielt und erst kürzlich ein solcher NAND-Speicher mit 768 GBit und hoher Speicherdichte gezeigt wurde.

Der aktuelle Stand der Technik sieht einen 3D-NAND in Form eines 256 GBit MLC und einen 384 GBit TLC vor. Um möglichst hohe Speicherbandbreiten zu erreichen, wird der jeweilige Chip in vier sogenannte Planes aufgeteilt, was einer Verdopplung gegenüber dem vorherigen planaren NAND entspricht. Eine SSD mit 480 GB Kapazität erreicht damit mit ihren 256 GBit Speicherchips und jeweils vier Planes eine vergleichbare Parallelleistung wie eine 480-GB-SSD mit 128 GBit Speicherchips, die auf jeweils zwei Planes kommen. Mit der höheren Anzahl an Planes wird ein Kapazitätsplus also nicht mehr mit einer geringeren Bandbreite erkauft.

Schematischer Aufbau und Rötgenaufnahme eines 3D-NAND von MicronSchematischer Aufbau und Rötgenaufnahme eines 3D-NAND von Micron

Schematischer Aufbau und Rötgenaufnahme eines 3D-NAND von Micron

Allerdings klingt der Einsatz von vier Planes einfacher, als er für Micron ist. Die Gefahr eines aufgeblähten Dies mit zusätzlicher Komplexität hätte für zusätzliche Kosten gesorgt. Aber anstatt die Aufteilung der Planes an den Seiten des Arrays vorzunehmen, legt Micron die notwenigen Verschaltungen unter das Speicherarray. Die "CMOS Under the Array" getaufte Technik enthält auch noch weitere Komponenten eines Speicherchips, die beispielsweise für die Adressierung verantwortlich sind. 75 % dieser Komponenten können beim Micron unter dem Array untergebracht werden. Während die eigentlichen Speicher inzwischen ein 3D-Design vorzuweisen haben, ist die Logik in solchen Chips noch immer in einem 2D-Design ausgelegt. Interconnects sorgen für die vertikalen Verbindungen in die Ebenen des Speichers hinein.

Der neue 3D-NAND von Micron hat eine Page Size von 16 kB und kann Blöcke mit 16 MB im MLC- und 24 MB im TLC-Design löschen. Da Prozessoren und Dateisysteme häufig auf Blockgrößen von 4 kB ausgelegt sind, verwendet Micron die Möglichkeit Blöcke von 4 kB über einen partiellen Page Read auszulesen, was schneller und effizienter möglich ist, als einen kompletten Page Read über 16 kB auszuführen. Die großen Erase Blocks haben zunächst keinen Einfluss auf die Leistung des Speichers. Ein Löschvorgang setzt beispielsweise andere Anforderungen an die Spannungen in dem jeweiligen Speicherblock, weshalb eine möglichst geringer Unterteilung gewünscht ist, zu große Erase Blöcke aber weniger effektiv werden, da meist auch Daten gelöscht werden sollen, die eigentlich weiterhin vorgehalten werden sollten und dann vorher umgeschrieben werden müssen.

3D-NAND-Produktion: TLC und MLC im Vergleich
3D-NAND-Produktion: TLC und MLC im Vergleich

Micron sieht im aktuellen Jahr einen recht gleichmäßen Anstieg bei der Produktion von TLC- und MLC-Speicher. Die Produktion von TLC-Speicher soll im kommenden Jahr aber deutlich stärker vorangetrieben werden und wird bei Consumer-Produkten eine deutlich größere Rolle spielen. Insgesamt wird 3D-NAND eine immer wichtigere Rolle spielen und soll den klassischen planaren Speicher im 4. Quartal 2016 hinsichtlich der produzierten Speichermenge ablösen. Im aktuellen Quartal sollen die ersten Partner mit Samples versorgt werden, im Juni ist mit ersten finalen Produkten zu rechnen. Konkrete Produkte kann Micron aber noch nichtankündigen, verspricht aber bezahlbaren Lösungen für z.B. eine 2,5" SSD mit 2 TB oder einer Single-Sided M.2-SSD mit 1 TB. Gegen Ende des Jahres 2016 soll dann auch der Enterprise-Markt verstärkt Beachtung finden. An diesem Punkt wird die 1. Generation an 3D-NAND die Hauptrolle bei Micron spielen und SAS- sowie PCI-Express-SSDs mit 8 TB und mehr sollen ausgeliefert werden.

Produktionsvolumen verschiedener Speicher im Vergleich
Produktionsvolumen verschiedener Speicher im Vergleich

Für die weitere Zukunft sieht Micron einen Start für die Produktion der 2. Generation des 3D-NAND in diesem Sommer vor. Mit einer Massenproduktion ist vor dem Jahreswechsel aber nicht zu rechnen. Laut Micron könnte die 2. Generation rund 30 Prozent günstiger pro GB sein, als die 1. Generation, welche wiederum 25 Prozent günstiger zu produzieren sein soll, wie planarer NAND. Jetzt erwartet Micron und sicherlich auch der Endkunde aber zunächst einmal die ersten 3D-NAND-Produkte mit Micron-Speicher, die nicht nur von Micron selbst, sondern auch von einigen Partnern angeboten werden sollen.

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Kommentare (5)

#1
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Registriert seit: 21.06.2011
Mond
Bootsmann
Beiträge: 737
Ich versteh fast nur Bahnhof xD
#2
Registriert seit: 05.07.2010

Admiral
Beiträge: 12097
Planes sind sowas wie eine Aufteilung eines Dies in mehrere virtuelle Dies, die Planes lassen sich dann fast gleichzeitig ansprechen.
Zitat
Der neue 3D-NAND von Micron hat eine Page Size von 16 kB und kann Blöcke mit 16 MB im MLC- und 24 MB im TLC-Design löschen.
Da sollte es mich doch sehr wundern, wenn die Pages beim TLC nicht 24k groß wären.
Zitat
Ein Löschvorgang setzt beispielsweise andere Anforderungen an die Spannungen in dem jeweiligen Speicherblock, weshalb eine möglichst geringer Unterteilung gewünscht ist, zu große Erase Blöcke aber weniger effektiv werden, da meist auch Daten gelöscht werden sollen, die eigentlich weiterhin vorgehalten werden sollten und dann vorher umgeschrieben werden müssen.
In dem Satz fehlt was. der ist unrund. Davon abgesehen erhöht sich mit größeren Blockgrößen natürlich die WA, bei kleinen Blockgrößen der Aufwand an Schaltungslogik aber wenn Micron den in einem extra Layer untergebracht bekommt, sollte das ja weniger ein Problem sein.

Gibt es Informationen über die Haltbarkeit der NANDs? Darüber wurde ja früher schon noch sehr offen berichtet, aber in letzter Zeit wird das immer mehr zu einer Art Staatsgeheimnis. :haha:
#3
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Registriert seit: 13.06.2013
Kölle
Banned
Beiträge: 2981
Anders als beispielsweise Samsung verwendet Micron für seine gestapelten Speicherzellen die Floating-Gate- statt der Charge-Trapping-Technik. Letztere belegt etwas mehr Platz auf dem Die, allerdings packt Micron einen Großteil des Logikparts (über 75 Prozent) unterhalb der Speicherzellen, statt ihn mit in jede Schicht zu integrieren. Das verringert die Chipfläche und erhöht die Dichte pro mm².

Bei FLASH ist es mittlerweile nicht mehr unbedingt ein Vorteil
möglichst kleine Prozesse zu verwenden. Deswegen geht es jetzt ja in die Höhe 3D ;)
#4
Registriert seit: 05.07.2010

Admiral
Beiträge: 12097
Kleinere Prozesse waren bei Flash noch nie ein Vorteilt, nur konnte man dies lange durch bessere Technologie u.a. bei den Controllern eben teils mehr als kompensieren. Nur sind die Strukturen wohl bei unter 20nm schon so klein dass dies gar nicht mehr möglich ist und auch wenn es wohl noch machbar wäre einen weiteren Shrink auszuführen, lohnt sich der Aufwand eben im Vergleich zum Erschließen der 3. Dimension nicht mehr.
#5
Registriert seit: 01.12.2008

Obergefreiter
Beiträge: 83
Diese Stapelung soll ja angeblich den ursprünglich kritischen Nachteil der geringen Anzahl an Schreibvorgängen von TLC wieder abdämpfen - ob das wirklich so ist und wie das funktioniert, habe ich allerdings auch nicht ganz verstanden.
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