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TSMC plant erste 5-nm-Chips 2020 vom Band laufen zu lassen

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tsmc logoTSMC zählt zu den größten Chipherstellern der Welt und plant laut eigenen Angaben die Verkleinerung der Strukturbreiten bei den Chips kräftig voranzutreiben. Demnach möchte das Unternehmen im ersten Halbjahr 2018 die ersten Chips aus dem 7-nm-Prozess vom Band laufen lassen. Zum Vergleich: Die aktuell kleineste Strukturbreite bei TSMC setzt auf den 16-nm-Prozess. Die Umstellung auf den 7-nm-Prozess wird laut TSMC allerdings nicht ohne Hürden zu meistern sein. Für die neue Produktionsstraße werden nicht nur neue Maschinen benötigt, sondern auch hochwertigere Materialien.

IBM 7-nm-FinFET-Prozess
IBM 7-nm-FinFET-Prozess

Laut TSMC sei der 7-nm-Prozess allerdings lediglich ein Zwischenschritt und unabhängig davon, wie erfolgreich die Produktion anläuft, sollen bereits im Jahr 2020 die ersten 5-nm-Chips vom Band laufen. Um Chips mit 5-Nanometern zu produzieren seien Anlagen mit Extreme Ultraviolet (EUV)-Lithographie nötig. TSMC forsche bereits seit über einem Jahr an der entsprechenden Technologie und arbeite dafür eng mit den Entwicklern entsprechender Produktionsmaschinen zusammen. Nur mit der EUV-Technik sei es möglich, dass das Licht die Wellenlänge bietet, um Chips mit einer derart feinen Strukturbreite zu produzieren. IBM gilt als Vorreiter bei der EUV-Lithografie und hat bereits erste Tests begonnen. Auch Intel wird als Big-Player in diesem Bereich und forscht seit Jahren an neuen Fertigungstechnologien, schafftes es bisher aber die teure EUV-Lithografie zu vermeiden.

Ob TSMC seine ambitionierten Pläne tatsächlich in die Realität umsetzen kann, wird sich erst noch zeigen müssen. Bereits in der Vergangenheit gab es bei der Umstellung auf ein neues Produktionsverfahren immer wieder Verzögerungen und die Komplexität nimmt mit immer kleineren Strukturen sicherlich nicht ab.

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Kommentare (14)

#5
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Braucht man bei so kleinen strukturbreiten nicht immense Ströme (Ampere) um da irgendetwas zu bewegen?

So wie ich das verstanden habe sinken mit der Strukturbreite die Nötigen Volt, jedoch werden mehr Ampere benötigt?

Jagen wir dann 40 A durch einen 5nm (was ist denn dann da 5nm gross) baudraht?

Und führt das nicht auf noch kleinerem raum zu noch mehr Hitze?
#6
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Zitat ASCI3;24240988
Jagen wir dann 40 A durch einen 5nm baudraht?

Die Stromversorgung wird durch sehr viele Pins am Chip bereitgestellt. Intern fächert sich das in mehreren Ebenen noch auf viel mehr Pfade auf, schließlich wollen Transistoren in Milliardenzahlen versorgt werden.

Zitat ASCI3;24240988
was ist denn dann da 5nm gross

Nichts! Das ist nur ein (Marketing-)Name für den Prozeßnode.
#7
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Naja, die oxidationsschicht ist nur 5nm dick..zumindest momentan
#8
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Zitat ASCI3;24241159

was ist denn dann da 5nm gross

Zitat smalM;24241160


Nichts! Das ist nur ein (Marketing-)Name für den Prozeßnode.


Naja ganz so schlimm ist es auch nicht. 5nm ist die Strukturweite, das heißt der Prozessor-Designer kann keinen 5nm kleinen Transistoren desingen, aber theoretisch eine 10+/-5nm breite Leiterbahn, das wird er aber sicher nicht machen wollen.
Die 5nm geben an was man für Genauigkeit der Strukturen erwarten darf, wenn alles gut läuft. Wenn ich also ein Quadrat mit 10nm Kantenlänge herstelle, kann ich da sicher sein, dass es zumindest nicht ganz weg ist. Im schlimmsten Fall ist es eben nur noch 5nm, oder eben 15nm. Wahrscheinlich auch ehr als Kreis, denn als Viereck, aber so grob kann man sich das erst mal vorstellen denke ich.

Zitat smalM;24240959


Das Bild stammt aus der Entwicklung und der Wafer wurde bereits für das Zerlegen vorbereitet.


Sicher ist das nicht im normalen Prozessflow entstanden, aber wenn ich mir als Betreiber in einem Bereich eine Reinraumklasse < ISO 6 (siehe Luftgitter im Boden) wünsche, dann würde ich mich zweimal fragen, ob die Investitionen in die Luftreinigung gerechtfertigt sind, wenn meine Mitarbeiter mit Sonnenbrille und ohne Mundschutz in dem Bereich rum turnen. Auch wenn der Waver bereits zum sägen lamentiert ist, das kann gut sein, zeigt das keine gute Qualitätssicherung und das gerade von einem Auftragsfertiger, der auf Kunden angewiesen ist die bei ihm fertigen lassen wollen.
#9
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Registriert seit: 23.03.2014

Stabsgefreiter
Beiträge: 370
Also der linke hat immerhin ein haarnetz für seinen Bart. Und ich glaube auch nicht das das ne Sonnenbrille ist, sieht eher nach Schutzbrille aus.
Die Strukturbreiten waren bis Anfang der 2000 noch korrekt (90nm waren auch die maße) danach begann dann die Äquivalente Größe. Da man nicht in der Lage war den Transistor physisch zu verkleinern wurde das material so verändert und verbessert sodass es einem prozessor mit unverändertem Material aber einer kleineren Größe entspricht
Bsp:
28nm ist reale Größe, sie wollen nun auf 14nm setzen, können es aber nicht da die Ferttigung so nun mal nicht möglich ist. also werden sie physisch minimal kleiner und verändern das Silizium, mengen etwas bei, was auch immer, so das dieses auch besser leitet, und schon hat der neue 14nm prozessor meinetwegen eine Größe von 26nm, entspricht von der leistung und dem verbrauch her aber dem eines auf physischen 14nm gefertigten prozessors
#10
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Flottillenadmiral
Beiträge: 5094
Zitat smalM;24240959
Ahh, ein Foundry-Experte!
Die Firma wird Himmel und Hölle in Bewegung setzen, um seine jeweils neuen Prozesse genau im Takt mit Apples SoC-Bedürfnissen hochzufahren.
Nicht umsonst wurde der 16FF+ mit hohem Aufwand um mehrere Monate nach vorne gezogen.


Intel hat bereits mit 14nm Probleme die wohl teilweise immer noch nicht komplett gelöst sind, 5nm soll in einem komplett neuem Belichtungsverfahren erfolgen.
Wenn die Produktion nicht reif ist, kann Apple da wollen ohne Ende...
#11
Registriert seit: 30.11.2012

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Beiträge: 529
Die frage ist ob tsmc dann sagt "NEIN!" oder so wie damals beim 40nm prozess "ja also irgendwie wäre es doof wenn ihr unbedingt wollt und so"

Und wie weit die mitbewerber sind und eventuell eine alternative darstellen falls tsmc nicht das gewünschte produkt liefrn kann...
#12
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Registriert seit: 23.01.2012
Dromund Kaas
Kapitän zur See
Beiträge: 3258
Die Größe war doch die Drain-Source Strecke und eine Strecke kann ja nicht die Größe von einem dreidimensionalen Objekt sein :D
#13
Registriert seit: 13.07.2007

Matrose
Beiträge: 30
Zitat smalM;24240959

Das Bild stammt aus der Entwicklung und der Wafer wurde bereits für das Zerlegen vorbereitet.


Das denke ich auch.

@all
Außerdem ist das ein Pressefoto, und wer sowas schonmal mitgemacht hat, weiß wie sowas abläuft :fresse:

Nichts destotrotz, für die Leute die sich für Reinraumtechnik oder zugehöriger Prozesstechnik interessieren, macht euch dochmal vorher schlau über das Thema.

Gruß
#14
Registriert seit: 30.04.2008
Civitas Tautensium, Agri Decumates
Bootsmann
Beiträge: 667
Zitat Dshing;24241292
Naja ganz so schlimm ist es auch nicht. 5nm ist die Strukturweite, das heißt der Prozessor-Designer kann keinen 5nm kleinen Transistoren desingen, aber theoretisch eine 10+/-5nm breite Leiterbahn, das wird er aber sicher nicht machen wollen.
Die 5nm geben an was man für Genauigkeit der Strukturen erwarten darf, wenn alles gut läuft. Wenn ich also ein Quadrat mit 10nm Kantenlänge herstelle, kann ich da sicher sein, dass es zumindest nicht ganz weg ist. Im schlimmsten Fall ist es eben nur noch 5nm, oder eben 15nm. Wahrscheinlich auch ehr als Kreis, denn als Viereck, aber so grob kann man sich das erst mal vorstellen denke ich.

Was Du vielleicht meinst ist das Produkt aus Contacted Gate Pitch und Interconnect Pitch, das gerne herangezogen wird, um abzuschätzen, wie klein die Strukturen eines Prozesses wirklich sind.
Nun, Samsungs 14FF und TMSCs 16FF kommen je auf ein Produkt von ca. 5000 nm², Intels 14FF auf ca. 3600 nm² und IBMs soll ca. 3100 nm² erreichen.
Die kolportierten nm²-Zahlen für Intels 10FF soll 2100 sein, für Samsung 3100 und für TSMC 3200.

Zitat ASCI3;24242017
Die frage ist ob tsmc dann sagt "NEIN!"

Ja klar, man sagt "Nein" zum einzigen Kunden weltweit, der in der Lage ist Dir quasi die Kosten für einen neuen (und damit teuren) Node dadurch abzunehmen, daß er gleich im ersten Halbjahr des Nodes ein Riesenvolumen kauft.

TSMC hat nur einmal "Nein" gesagt, nämlich als Qualcomm und Apple beide auf die Idee kamen TSMC die Exklusivrechte an einer Fab abzukaufen. Beide sollen je eine Mrd. $ geboten haben.
Qualcomm ist heute wahrscheinlich froh, die Mrd. noch in der Tasche zu haben, Apple hätte wohl eher gerne das Exklusivrecht...

Zitat Daunti;24242174
Die Größe war doch die Drain-Source Strecke und eine Strecke kann ja nicht die Größe von einem dreidimensionalen Objekt sein

Das war bestimmt der erste FinFET-Scherz weltweit :d

Als Ersatz bietet sich ja der Transistor Fin Pitch an.
Die 42nm von Intels 14FF werden Samsung und TSMC erst bei 10FF erreichen.
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