AMD 45nm K10.5 "Shanghai"-Generation

[blacksnake51]

frage mich wieso dass 1 jahr dauert wo sie jetzt doch schon 45nm produzieren.

Weil AMD gerade mal Samples produziert und bis die reif für den Massenmarkt sind, vergeht halt noch ein gutes 3/4 Jahr. Desweiteren haben sie einfach nix die Kapazitäten 65nm und 45nm jetzt schon parallel laufen zu lassen, was ja auch quatsch wäre, da die 65nm K10 ja jetzt erst richtig anlaufen.

[mr.dude]

frage mich wieso dass 1 jahr dauert wo sie jetzt doch schon 45nm produzieren.

Die Massenproduktion der 45nm Modelle soll ja erst Mitte des Jahres anlaufen, bisher sind das alles nur Samples. Darüber hinaus wird erstmal nur Fab36 45nm produzieren, und das werden wahrscheinlich ausschliesslich Quadcores sein. Vermutlich wird erst Fab38 Dualcore Produktionsstrassen spendiert bekommen, und die Umrüstung selbiger soll Ende 2008/Anfang 2009 abgeschlossen sein.

[Nighteye]

Wie uns ein Insider erklärte, wird AMD bei Heka und Regor ebenfalls Modelle mit und ohne L3-Cache anbieten und sein Produktportfolio hier breiter aufstellen und auch preislich nach unten ausrichten können

http://www.hardtecs4u.com/news/1500_..._ohne_l3-cache

was denkt ihr wie stark der geschwindigkeits unterschied mit oder ohne L3 chache sein wird ?

denn bei einem Dual Core stehen jedem kern ja extrem viel Chache zur verfügung

Anwendungstechnisch ist meine frage ist eher auf CPU lastige Spiele bezogen (zb C&C 3)

[F-kopp]

@mr.dude:
Danke schonmal für deinen Comment!
Was ich mich nur Frage: Warum jetzt (also bei Shanghai)?
Wäre es AMD net möglich gewesen zb. Einen 6000+ super Xtreme mit zb 8MB Cache zu bauen? Wegen mir auch für 50€ mehr..hätte vllt gegen C2D evtl. besser ausgesehn.
Oder ist das erst ab 45nm möglich..wegen der DIE-Größe?

ein k8 wird keinen großen Nutzen aus 8mb cache ziehen.
beim 6000+ mit seinen 3GHz sind das vllt. 10% maximal.
das lohnt sich erst ab 4 kernen oder 5Ghz und sowas wird man mit dem k8 nicht erreichen.

//edit:
Es wurde mal gesagt, dass sse5 etw. für die Leitung bei Spielen bringen könnte.
Inwieweit kann man das bestätigen.

[Nighteye]

weiss schon jemand ob die X2 & X3 eigentliche quad core,s mit deaktivierten kernen auf den markt kommen oder ob sie extra als dual bzw tripple core gefertigt werden ohne deaktiviertem kern in dem chip ?

was für einen vorteil hätte dass eine gegenüber dem anderen ?

ich denke mal wenn der chip auf 2 kerne verzichten würde hätte er sicher mehr platz für andere dinge und wäre daher besser als ein quad core mit 2 deaktivierten kernen. aber alles nur vermutung da ich kein spezialist in dem gebiet bin.

[DonGeilo]

weiss schon jemand ob die X2 & X3 eigentliche quad core,s mit deaktivierten kernen auf den markt kommen oder ob sie extra als dual bzw tripple core gefertigt werden ohne deaktiviertem kern in dem chip ?

was für einen vorteil hätte dass eine gegenüber dem anderen ?

ich denke mal wenn der chip auf 2 kerne verzichten würde hätte er sicher mehr platz für andere dinge und wäre daher besser als ein quad core mit 2 deaktivierten kernen. aber alles nur vermutung da ich kein spezialist in dem gebiet bin.

Also die Trippels sind soweit ich wieß alles DEFEKTE Quad´s, und die Dual´s sollen wohl auch als Dual´s gefertigt werden, allerdings kann ich mir gut vorstellen das auch dort DEFEKTE Tri´s oder Quad´s genommen werden, war beim K8 ja auch so.

[mr.dude]

Es wurde mal gesagt, dass sse5 etw. für die Leitung bei Spielen bringen könnte.
Inwieweit kann man das bestätigen.

Der Befehlssatz ist doch recht umfangreich, daher auch der theoretische Nutzen ziemlich vielschichtig. Angefangen von MIMD Instruktionen wie FMADD oder FMAC, über Shifts und Rotationen, bis hin zu bedingten Instruktionen. Gerade bei Spielen, wo auch viel Vektorrechnung betrieben wird, ist hier einiges an Potenzial. Die Frage wird eher sein, wie intensiv sowas genutzt werden kann, ohne die Kompatibilität zu älteren CPUs ohne SSE5 zu brechen. Wenn du genaue Informationen suchst, schau am besten mal in die Doku von AMD, White Paper Nummer 43479.

@Nighteye
X3 sind eigentlich Quadcores. Vermutlich ist hier ein Kern defekt oder lässt sich nicht besonders gut takten. X2 ist ein eigenständiges Design. Ob Quadcores, bei denen 2 Kerne deaktiviert werden, auch als X2 verkauft werden, muss man abwarten. Ich glaube eher nicht. Der Grossteil der Wafer Fläche sind potenzielle X4 und X3. Der Rest eher "Kleinkram".

[Nighteye]

laut den ersten Performancehochrechnungen soll der K10.5 aber ganze 15-30% schneller sein als der orginal K10.

dass kann ich nicht glauben, 15% never

dass wär bei 3 ghz soviel wie ein K10 mit 3450 mhz

der L3 chache und bug fixes machen bestimmt nicht soviel aus.

was denkt ihr ?

[Ero Sennin]

Naja die benches kamen immerhin von Intel und SUN und wenn der da schon so gut abschneidet im vergleich zum Ur-K10! Könnte ein nettes Teil werden..aber wenn man sich mal die Wolfs ansieht, muss da auch was kommen!

[Nighteye]

bei iergentwelchen benchmaks 15% muss ja nicht bedeuten dass man im alltag bei normalen anwendungen 15% mehr leistung hat.

daher vermute ich ist dass eher nicht so toll wie es sich anhört. jedenfalls für den durchschnittsuser oder zocker wie mich.

[Ero Sennin]

Klar ich denke es kommt auf den Anwender an!
Aber durch 45nm hat Intel ja auch gezeigt, dass sich der Energieverbrauch deutlich hat senken lassen. Sowas erhoffe ich mir auch von AMD..trotz des wohl größeren Caches.

Denke es geht um diesen "bench"?
Klick

Wobei man sagen muss, dass diese 8Core Shanghais ja aufgrund der vielen Cores schon stark vom mehr Cache profitieren werden. Wie das zb. bei den Quads und DC aussieht sei mal dahingestellt. Aber bei etwa 21,7% mehr Takt zwischen 35-57% mehr Leistung ist schon ordentlich. Dass, der Nehalem Wert nur simuliert ist muss man ja nicht nochmal sagen!
Bin mal gespannt ob AMD es schafft nen fertigen Shanghai zu XS zu schleusen bevor da der erste Nehalem unter die Lupe genommen wird..

[Nighteye]

gibt ja anwendungen wo viel chache nix bringt

daher wird der regor wohl eher nicht soviel besser als der kuma was leistung pro takt angeht.

mutli core,s profitieren schon eher von viel chache

[mr.dude]

dass kann ich nicht glauben, 15% never

dass wär bei 3 ghz soviel wie ein K10 mit 3450 mhz

der L3 chache und bug fixes machen bestimmt nicht soviel aus.

was denkt ihr ?

Beim Shanghai wurde ja auch einiges mehr gemacht, als nur geshrinkt und Cache vergrössert. AMD spricht von IPC Enhancements. Was das konkret heisst, wird man sehen. Daher kann ich mir 10-15% durchschnittlich gut verstellen. 30% eher nicht. Das dürfte vermutlich ein Best-Case Szenario sein, wo sich der Cache besonders positiv bemerkbar macht.

[[HOT]]

Na ja, der Cache selber wird eh vor allem in MT-Anwendungen viel bringen, da kommen auch die 15% nicht her. Bei Standardapps merkt man den L3 nicht so sehr. Wenn man hingegen bei AMD was an der Anbindung gemacht hat, ist das natürlich was anderes - dann könnte er gewaltig reinhauen.
Ich denke aber eher, die Verbesserungen sind da eher in den Kernen zu suchen - man hat vllt. einige Flaschenhälse gefunden und ausgebessert bei der Rev.C. Eine neue Rev. kann bei AMD schon einiges bewirken. Beim Rev.B Phenom kommt da noch hinzu, dass er gewaltig mit Speedpath-Problemen zu kämpfen hat und Probs mit den unabhängigen Taktdomänen und Spannungen hat. Das wird sich sicherlich bei der Rev.C ebenfalls ändern.
Zum Fertigungsprozess: Der 65nm Prozess ist als Sparprozess ausgelegt, der möglichst grossen Yield bei nur moderaten Taktraten zulässt. Der 45nm Prozess hingegen ist Performanceoptimiert, wie der 90nm Prozess bei der Rev.F des K8. Mit dem jetzigen 65nm Prozess holt man nicht viel mehr raus als mit dem ex-gegangenen 90nm Prozess, da könnte 45nm echt ein gewaltiger Satz nach vorne sein, zumal damit wieder einige neue Techniken einhergehen. Das ist nicht vergleichbar mit dem Sprung von 65nm auf 45nm bei Intel. Da dürfte bei AMD deutlich mehr rauszuholen sein, da AMD quasi von 90nm Performance auf 45nm Performance springt.

[mr.dude]

Na ja, der Cache selber wird eh vor allem in MT-Anwendungen viel bringen, da kommen auch die 15% nicht her. Bei Standardapps merkt man den L3 nicht so sehr. Wenn man hingegen bei AMD was an der Anbindung gemacht hat, ist das natürlich was anderes - dann könnte er gewaltig reinhauen.

Ich denke schon, dass der L3 bei K10 und K10.5 sich unterscheiden, und damit generell für Leistungssteigerungen sorgen kann, nicht nur bei MT.

Zum Fertigungsprozess: Der 65nm Prozess ist als Sparprozess ausgelegt, der möglichst grossen Yield bei nur moderaten Taktraten zulässt.

Das glaube ich mittlerweile auch. Ich habe letztens einige 65 nm AMD und Intel CPUs verglichen, und dabei ist mir aufgefallen, dass das Transistor-Fläche-Verhältnis bei AMD um einiges besser war, zumindest bei vergleichbaren Cache Grössen.

Zum Vergleich:
Athlon64 X2 4000+, 2x 512 KiB L2, 221 M, 118 mm²
Pentium E2180, 1024 KiB L2, 167 M, 111 mm²

Oder wie lässt sich das sonst noch erklären? Durch die interne Northbridge dürfte klar sein, dass einiges mehr an Transistoren vorhanden ist. Aber die Fläche unterscheidet sich kaum.

[Wiking]

Oder wie lässt sich das sonst noch erklären?

Also entweder liegt es am technologischen Vorsprung deiner Lieblingsfirma oder aber daran das der Pentium E2xxx ein Allendale Core ist bei dem lediglich 1 MB Cache deaktiviert wurde. Ich glaube aber eher an die zweite Möglichkeit. Und nun vergleiche nochmal die Die-Grösse.

[[HOT]]

Darum gings net . Guck dir das Verhältnis von Transistoren zu Die-Grösse an. Das ist der springende Punkt bei der Sache. Und da hat dude vollkommen Recht, die 65nm sind durchaus sehr dicht gepackt. Cache nimmt hier ne Sonderrolle ein, da Intel-Cache bestimmt doppelt so dicht ist wie AMD Cache beim 65nm Prozess. Damit wird das Verhältnis aber noch extremer. Bei Intel geht viel mehr Transistorenfläche für Logik drauf als bei AMD. Das hat seinen Preis, auch beim K10. Das ist aber Gift für hohe Taktraten. Bei 65nm klappte diese Cache-Packweise auch nur mit Erhöhung der Cache Latenz. Auch der Barcelona hat relativ hohe Latenzen, vor allem im L3. Der Fertigungsprozess ist ein reiner Sparprozess. Man sehe sich die Die Grösse von K10 65nm zu K10 45nm an, auch hier hat man weitere Indizien. Selbst mit den grösseren Cache (dessen Packdichte nebenbeibemerkt mal eben um 1/3 verbessert wurde bei 45nm) ist das Shanghai Die annähernd so gross wie das Barcelona Die. Die Logik ist bei den 45nm Kernen viel weniger dicht gepackt und beim Cache hat man bei 45nm extreme Fortschritte gemacht (dank Fertigungsallianz). Die Cache Packdichte bei 45nm kommt fast auf das Niveau des Intel-Caches.

[Wiking]

Darum gings net . Guck dir das Verhältnis von Transistoren zu Die-Grösse an. Das ist der springende Punkt bei der Sache.

Wie soll ich mir das Verhältnis anschauen wenn die Die-Grössen durch den doppelt so grossen Cache des Intel Prozessors nicht vergleichbar sind?
Dazu müsste man wissen wie groß das Die eines Allendale Cores mit nur einem MB Cache ist. Hab auf die Schnelle keinen entsprechenden Dieshot gefunden.

[laser114]

Wie soll ich mir das Verhältnis anschauen wenn die Die-Grössen durch den doppelt so grossen Cache des Intel Prozessors nicht vergleichbar sind?
Dazu müsste man wissen wie groß das Die eines Allendale Cores mit nur einem MB Cache ist. Hab auf die Schnelle keinen entsprechenden Dieshot gefunden.

Allendale bleibt Allendale. Auch wenn man 1 Mebibyte deaktiviert bleibt das der selbe Kern (und der Pentium E21xx ist Allendale-1024, nativ gibts den nicht).

Abgesehen davon ist das in der Tat unrelevant, man kann auch mit einem Core 2 E4xxx vergleichen. Das Verhältnis Transistoren/Die-Größe ändert sich nicht.

[Wiking]

Mir ist durchaus bewusst das es keinen nativen Allendale mit 1 MB Cache gibt. Selbst der der Celeron(Conroe-L) hat den Allendale-Kern.
Es geht darum das mr.dude anhand der Die-Grössen verglichen hat.
Sein Beispiel:
Athlon64 X2 4000+, 2x 512 KiB L2, 221 M, 118 mm²
Pentium E2180, 1024 KiB L2, 167 M, 111 mm²
Ein nativer Pentium E2xxx wäre deutlich kleiner!

Da könnte ich genauso das Beispiel Kentsfield vs Phenom bringen.

Kenstfield = 286mm²(2x143 mm²) mit 581 Millionen Transistoren
Phenom = 285 mm² mit 463 Millionen Transistoren
Wo ist denn der angebliche Vorsprung bei der Packdichte der Transistoren auf einmal geblieben?

[[HOT]]

[...]
Kenstfield = 286mm²(2x143 mm²) mit 581 Millionen Transistoren
Phenom = 285 mm² mit 463 Millionen Transistoren
Wo ist denn der angebliche Vorsprung bei der Packdichte der Transistoren auf einmal geblieben?

Ganz einfach: Die Intels haben 2x 4MB Cache, was ca. die Hälfte an Die Fläche ausmacht bei einem Core2 Die. Da Intel den Cache ca. um den Faktor 2 besser packt wird das Verhältnis aber wieder ungünstiger. An der Aussage ändert sich nichts: die Logikpackdichte ist bei 65nm bei AMD deutlich effektiver, die Cachepackdichte jedoch nur, wenn der Cache nicht schnell sein muss.

[neowkewl]

können wir das offtopic gerede wieder einstellen... dachte ich finde nach 5 tagen mal wieder was neues zum shanghai hier im thread weil der tital des freds darauf hinweist....


alles sehr informativ aber bitte BTT....

und zum ersten post hier auf der seite.... weis man mit wieviel mhz der nahlem getaktet war?

und warum ist da ein shanghai gelistet bei den tests? ist das offiziell mit dem shanghai bench ? @ 2,6 ghz wenn ich mich recht erinnere ? ibs was neues über den erscheinungstermin ? kommt der shanghai früher als der nahlem ?

gruss neow

g

[mr.dude]

Auch wenn mein Beitrag gelöscht worden ist, aus welchen Gründen auch immer, ich sage es gerne nochmal, Wiking du redest vollkommen planlos am Thema vorbei.

[Buggyfield]

Gibts schon näheres wann die CPUs rauskommen. Denn wenn das nicht lange dauert, hole ich mir statt dem 9850BE einen günstigeren Übergangs CPU.

Wirklich erst im Herbst, das wäre zu lange für Übergangs CPU.

[mr.dude]

Offiziell 2. Halbjahr, branchenüblich bedeutet das dann wohl 4. Quartal. Aber vielleicht überrascht uns AMD ja auch. Der Launch des B3 konnte ja zB überpünktlich eingehalten werden. Es hängt vermutlich alles davon ob, wie schnell die 45nm Massenproduktion anlaufen kann. Die CPU selbst dürfte diesmal weniger das Problem sein.