AMD 45nm K10.5 "Shanghai"-Generation

[maxwell_smart]

wenn jetzt noch einigermaßen gscheite boards dafür kommen wirds wieder richtig gut, das mit amd. im moment siehts ja eher mau aus...

[mr.dude]

die K10,5 45nm Dual Cores werden sicher die neuen P/L OC giganten.

Glaube ich nicht. P/L kann man momentan natürlich nicht abschätzen. Das Übertaktungspotenzial wird aber wohl weiterhin beim Penryn bleiben. Der Fertigungsprozess alleine ist ja nicht alles. Und CPUs mit integrierter Northbridge haben da einfach Nachteile. Ich denke daher auch, dass Nehalem nicht an Penryn rankommen wird, trotz fortgeschrittener 45nm Fertigung. Aber zumindest bei der Effizienz könnte Shanghai die Messlatte wieder höher anlegen.

[Ero Sennin]

Also die 6 MB Caches werden viel bringen!

Genau das interessiert mich! Warum!?
Sagte man nicht früher, dass AMDs nicht soviel Cache benötigen? U.a. wegen dem IMC? Kann mir des einer kurz erklären? Also was sich da geändert hat, dass es jetzt soviel bringt? Ist es einfach der imense Speed von 4Cores?
Aber die 45nm DualCores könnten vllt echt was für meinen gegen Ende des Jahres geplanten HTPC werden!

[mr.dude]

Mehr Cache bringt letztendlich immer etwas, sowohl bei AMD als auch Intel. Das Problem ist nur, bei Intel ist der Sprung vom "lahmen" RAM zu schnellem Cache weitaus grösser als dies bei AMD der Fall ist, da AMD halt mit dem IMC und Hypertransport eine deutlich bessere Speicheranbindung hat. Deshalb ist der Gewinn durch grössere Caches nicht so gross und die Notwendigkeit für solche einfach geringer. So nutzt man eben weniger Cache, um die Produktionskosten zu drücken, hat in cachelastigen Szenarien aber Nachteile.
Wie viel beim K10.5 der L3 Cache letztendlich bringt, muss man natürlich abwarten. Ich könnte mir aber vorstellen, dass 5-10% durchaus drin sind. Alles hängt imo von 2 Faktoren ab. Erstens, wie gut wurde der Cache implementiert. Beim K10 ist das ja mehr oder weniger ein Victim Cache, der zwischen L2 und RAM liegt, was die Leistung betrifft. Das hilft bei der Synchronisation, kann generell aber nicht für die Leistungsgewinne sorgen, die der L2 ermöglicht. Wenn beim Shanghai der L2 nun auf Level des L3 arbeitet, sowohl Durchsatz als auch Latenz, nur halt shared ist, würde das weitaus besser helfen. Und zweitens, wie gut können 2 oder 4 Kerne von dem zusätzlichen Cache profitieren. Beim Phenom sind das aktuell 0,5 MiB L3 pro Kern, ist also recht gering. Bei Shanghai sind das dann immerhin 1,5 MiB L3 pro Kern. Zusammen mit dem L2 2 MiB pro Kern, genau wie bei Nehalem. Später soll der K10.5 dann noch auf 1 MiB L2 aufgestockt werden. Macht also nochmal 0,5 MiB mehr pro Kern und insgesamt 10 MiB Cache (L2+L3).
Wenn man mal etwas weiter spinnt, auch wenn ich nicht weiss, inwiefern die Pläne dafür ausschauen, ein K10.5 X2 mit 1 MiB L2 und 6 MiB L3 hätte insgesamt 8 MiB Cache, mehr als ein Penryn Dualcore momentan.

[goldmund]

AMDs eight core is a native one

AMD can do native octa core just as well as Intel can with its Nehalem and the codenamed for this eight core monster is Montreal.

http://www.fudzilla.com/index.php?option=com_content&task=view&id=6154&Ite mid=66



Deneb 0MB L3 to come as well

AMD did some performance analysis and sources close to the company have found out that the lack of L3 cache doesn't really affect the performance.

http://www.fudzilla.com/index.php?option=com_content&task=view&id=6153&Ite mid=66



Zusammenfassung zu AMDs 45-Nanometer-Prozessoren

"Sie dürfen mich ruhig zitieren: Derzeit plant AMD keine Übernahme von IBM!"

http://www.pcgameshardware.de/aid,635159/Alle_Details_zu_AMDs_45-Nanometer-Prozessoren/

[mr.dude]

Ich lese gerade noch etwas interessantes bei PCGH:

Der Befehlssatz wird erneut erweitert, diesmal um SSE5.

Dachte eigentlich, das kommt erst mit Bulldozer. Da hat man in Indien ja richtig Gas gegeben. Die erste x86 MIMD CPU.

[CyLord]

Könnte eine Überraschung sein!

[goldmund]

hab ich schon gepostet

[[HOT]]

Ich lese gerade noch etwas interessantes bei PCGH:


Dachte eigentlich, das kommt erst mit Bulldozer. Da hat man in Indien ja richtig Gas gegeben. Die erste x86 MIMD CPU.

Hab mir schon gedacht, dass das in den K10 Einzug finden wird, aber ich hätte mit Rev.D oder E gerechnet, nicht damit, dass das schon in der Rev.C Einzug findet.
Übrigens geht daraus noch eine interessante Info hervor: SSE5 beinhaltet quasi SSE4.x, lt. AMD hängt das nur von Intel ab, ob man das auch nutzen kann. Wenn AMD es schafft SSE4 irgendwie zu lizenzieren, kann der Neue alle x86 Befehlssätze ausführen, die es bislang gibt.

Hier mal ein direkter Vergleich zwischen Nehalem und K10.5:
http://aceshardware.freeforums.org/f...5-15.html#5302

Die Hinweise verdichten sich, dass AMD mit den K10.5 CPUs ein sehr heißes Eisen im Feuer hat, zumal noch nichtmal alle Register gezogen wurden. ULK- und evtl. High-K-Fertigung steht später noch an und könnte nochmal nen Sprung geben, grössere L2-Caches wirds im Laufe 2009 auch noch geben. AMD macht auch ein riesengrosses Trara um die neue CPU, das hat man bei den 65nm Modellen nicht gesehen. Irgendwie beschleicht mit das Gefühl, dass die 65nm Phenoms irgendwie mit angezogener Handbremse laufen .

[goldmund]

Deneb 0MB L3 doesn’t have L3 cache disabled

This means that Deneb without L3 cache simply won’t have the L3 cache disabled, it will be produced without it...We can tell that 6MB of L3 cache takes a lot of space and it is likely that Deneb 0MB L3 is going to be AMD’s secret weapon that might lead to company’s recovery. This can easily be the smallest or among the smallest quad core chips on the market and we believe it will be massively smaller than Intel's Nehalem part.

http://www.fudzilla.com/index.php?option=com_content&task=view&id=6210&Ite mid=35

[[HOT]]

Das verringert die Die Grösse wahrscheinlich um 20%, also kein Wunder, dass man so vorgeht. Aber der Native Quad ohne L3 kommt wahrscheinlich erst 2009 (Rev.D). Vorher werden das doch teildeaktivierte sein . Mehr als ein Die wird man mit dem frischen 45nm Prozess noch nicht fertigen.

[webjunkie23]

Irgendwie lese ich von AMD immer gutklingende Ankündigungen, aber seit dem K8 tröpfelt es nur noch was den Output angeht.

Die reden jetzt schon von 45nm CPUs und können noch nicht mal die 65nm Teile in wirklichen Stückzahlen und/oder leistungsfähigen Revision liefern. Irgendwas läuft da falsch.

[Mondrial]

Richtig, wahrscheinlich ist der 65nm nicht ideal für die aktuelle Architektur. Deshalb soll er so schnell wie möglich übersprungen werden...

[Nighteye]

Richtig, wahrscheinlich ist der 65nm nicht ideal für die aktuelle Architektur. Deshalb soll er so schnell wie möglich übersprungen werden...

unlogisch was du hier vermutest.

denn wenn die selbe architektur unverändert in 65nm oder 45nm oder 32nm verbaut wäre wären bei gleicher taktfrequenz kein geschwindigkeits vorteil enthalten.

[Mondrial]

Ich sag ja nicht, das an der Architektur nichts verändert wird. Sie wird Stück für Stück weiterentwickelt, aber die Basis bleibt weitestgehend gleich.

[mr.dude]

Die reden jetzt schon von 45nm CPUs und können noch nicht mal die 65nm Teile in wirklichen Stückzahlen und/oder leistungsfähigen Revision liefern. Irgendwas läuft da falsch.

Intel redet seit über einem Jahr von 45nm und können nicht wirklich Stückzahlen liefern. Also irgendwas läuft da auch falsch.

Btw, 65nm liefert AMD seit mehr als einem Jahr in ausreichend Stückzahlen aus. Und dazu aktuell mit dem G2 auch ein richtig gutes Stepping. Vielleicht ist es dir entgangen, aber es gibt mehr als nur 65nm K10 X4. Ist hier zudem vollkommen offtopic. Versuche beim nächsten mal beim Thema zu bleiben und etwas sinnvolles zu posten.

[Last Second]

Intel redet seit über einem Jahr von 45nm und können nicht wirklich Stückzahlen liefern. Also irgendwas läuft da auch falsch.

Btw, 65nm liefert AMD seit mehr als einem Jahr in ausreichend Stückzahlen aus. Und dazu aktuell mit dem G2 auch ein richtig gutes Stepping. Vielleicht ist es dir entgangen, aber es gibt mehr als nur 65nm K10 X4. Ist hier zudem vollkommen offtopic. Versuche beim nächsten mal beim Thema zu bleiben und etwas sinnvolles zu posten.

Vollkommen richtig was man aus dem K8 rausbekommen hat ist einfach unglaublich!
Und ich greif lieber zu nem AM2+ System mit nem K8 (G2) und warte auf nen ordentlichen Phenom, anstatt auf Intel zuwechseln , und übrigens ist die Architektur meiner Meinung nach wichitger als die Diegröße, das man die Prozzis immer weiter verkleinert wird auf dauer nicht möglich sein.

AMD hat den richtigen Schritt auf Langzeitebene getätigt, die Architektur des K10 skaliert besser mit steigender Zahlö an Kernen oder mit höher Taktfrequenz als Penryn.
So ist ein seltener 3GHZ Phenom im 32bitmodi gleich auf mitnem Q6600 @3ghz.

Im 64Bit Modi überflügelt er ihn sowas von krass.

Und das ist meiner Meinung nach eine sehr gute Leistung von AMD, solch eine fortschrittliche Architektur zu zaubern (so verbuggt sie imo auch sein mag).

Jediglich am Kern muss man noch pfeilen...

[Ero Sennin]

@mr.dude:
Danke schonmal für deinen Comment!
Was ich mich nur Frage: Warum jetzt (also bei Shanghai)?
Wäre es AMD net möglich gewesen zb. Einen 6000+ super Xtreme mit zb 8MB Cache zu bauen? Wegen mir auch für 50€ mehr..hätte vllt gegen C2D evtl. besser ausgesehn.
Oder ist das erst ab 45nm möglich..wegen der DIE-Größe?

@Last Second:
Will hier wirklich net spamen..aber du findest fast mehr 4Ghz Q6600er als 3Ghz Phenoms. Und dann bringt mir das skalieren ja auch nix, wenn ich 1Ghz weniger Takt hab. Da helfen bei weitem auch nicht die 64Bit!
Klar skaliert Phenom besser. Aber der Takt is noch zu klein! Für die wirklichen Cracks (natürlich nur)! Und, mit den Penryn Quads wird es sicher noch derber...zumal man bei den 45nm DualCores schon sieht, dass die richtig gut gehn.
Außerdem will doch AMD die DIE-Größe verkleinern und Intel wechselt bald (jedenfalls teils) die Architektur? Was du meintest ist sicher das Fertigungsverfahren!

Aber gut das so langsam Bewegung in die Architektur kommt!

@Goldmunds Post:
Heißt, dass das Deneb also kühler und billiger als alle Quads vorher sein könnte? Nicht so uninteressant. Aber da muss die Leistung dann noch stimmen..ansonsten lecker!

@all: Was war eigentlich mit Vista 64Bit SP1? War da nicht irgendwas "schädliches" drin für AMD!? Irgendwas mit dem Bug? Sry, aber ich habs nur mal auf dem rechten auge gelesen..

[[HOT]]

Ich glaube du hast Last Second einfach nicht richtig verstanden. Er redete davon, dass der die K10 Technik mag und begründete warum und ich kann ihm da nur voll zustimmen. Es ging dabei nicht im 3GHz oder 4GHz .
Auch wird bei jetzigen Anwendungen auch der Shanghai oft den Kürzeren ziehen. Die liegt ganz einfach daran, dass die Architektur nicht darauf ausgerichtet ist, mit 32Bit Standardsoftware Benchmarkrekorde zu erzielen, sondern eher im MT-Bereich und vor allem unter 64Bit+Vektorisierung. Der K10 ist eher für Server und WS konzipiert worden und zeigt da, nicht sehr überraschend, sehr gute Leistungen.
Noch krasser wird die Optimierung auf dieses Segment, wenn man sich den kommenden Montreal-Sockel G3 anschaut:

- G3MX-Pufferchips, damit ein K10 16 schnelle und vor allem billige unbuffered (!) DIMMs ansteuern kann (da sind FBDIMMs ein schlechter Witz gegen)
- IOMMU
- 4 kohärente HT3 Links, die alle genutzt werden können (bei SockelF maxmal 2, einer geht für Chipsatz drauf)
- DirectConnect (vermutl. PCIe) für Chipsatzanbindung
- 1MB L2-Cache pro kern sowie 6MB L3 für Quad und 12MB für Octa
- Neue interne Northbridge, die bis zu 8 Kerne direkt anbinden kann (Hydra)
- SSE5

Beim Endkunden komm davon nicht viel an. Der grössere L2 und vllt mehr Takt. Der Rest kommt über die Software. Immerhin hat da Winzigweich sich schonmal auf AMD Seite geschlagen, denn VS2008 besitzt K10 Optimierungen (SSE4a + AMB Support z.B.). Zudem wird 64Bit kommen und die MT-Fähigkeit der Programme nimmt stark zu.
Das sind die Baustellen, bei denen der K10 gewinnen kann.

[mr.dude]

Was ich mich nur Frage: Warum jetzt (also bei Shanghai)?
Wäre es AMD net möglich gewesen zb. Einen 6000+ super Xtreme mit zb 8MB Cache zu bauen? Wegen mir auch für 50€ mehr..hätte vllt gegen C2D evtl. besser ausgesehn.
Oder ist das erst ab 45nm möglich..wegen der DIE-Größe?

Naja, beim 6000+ wäre das mit Sicherheit keine gute Idee gewesen, der basiert immerhin noch auf der 90nm Fertigung. Aber auch bei 65nm Modellen, und da soll ja bald noch ein 3 GHz Modell kommen, stünde der Aufwand nicht im Verhältnis zum Nutzen. Das sieht wohl auch AMD so und vergrössert den Cache nicht, obwohl das anfänglich mit der Erhöhung der Latenz wohl mal vorgesehen war.
Die Grösse des L2 Caches ist beim K8 im Vergleich zum Core2 auch nicht alles. Sowohl Durchsatz als auch Latenz sind ebenfalls schlechter, was ja erst mit dem K10 beseitigt wurde. Genauso wie Taktrate nicht gleich Taktrate ist, sind auch Caches nicht zwangsläufig vergleichbar. Shanghai kann da vermutlich ebenfalls nochmal eine Schippe zulegen. Angeblich soll hier neuer Cachespeicher verwendet werden, der zB auch bessere Packdichten ermöglicht, um die Die Fläche zu verkleinern, oder die Leistungsaufnahme reduziert. Ob das eventuell eDRAM von IBM sein wird, bleibt abzuwarten.
Einen interessanten Artikel über einige Verbesserungen des Shanghai abseits der Architekturlogik gibt es übrigens hier. So wie es scheint, werden die ersten Modelle auch bereits mit Ultra-Low-K Dielektrika gefertigt.

[Ero Sennin]

Winzigweich

^^ O Mann hab ich grad auf dem Schlauch gestanden!

@mr.dude: Das Cache und Takt nicht gleich ne schnelle CPU machen weiß ich ja auch. So nooby bin ich ja auch nicht. Mich wunderte es nur, nachdem man jahrelang gesagt hat mehr cache bringt nix mit nem IMC, dass jetzt der Cache hochgeschraubt wird. Verstanden hätte ich es ja bei K10 Release, da neue architektur, aber die kamen ja auch net mit viel mehr raus, wenn man bedenkt, dass es Quads sind.
Aber ne wenn der möglicherweise schneller, besser eingebunden und kompakter ist wie der alte, dann ergibt das natürlich Sinn! Also ich denk ich steig denn durch.

Ok thx euch 2 schonmal...würde sagen abwarten ist die beste Lösung. Aber sieht schonmal fein aus, was da anrollt...und Bulldozer ist ja auch schon in Speku-weite.

[[HOT]]

Das hat AMD selber glaub ich nie gesagt, aber es wurde oft von anderen gesagt. Es ist natürlich quatsch, ein IMC kann den Cache nicht ersetzen. Der IMC macht nur Speicherzugriffe, die ja auch mit Cache noch erfolgen müssen, beschleunigen. Mehr Cache bringt natürlich immer mehr (sofern man keine Kompromisse in Sachen Latenz eingehen muss). Nur hat man bei AMD eben den Fokus nicht so auf Cache-Verkleinerung legen können. Das kam erst mit der Fertigungsallianz.

[Haruspex]

[...]

So wie es scheint, werden die ersten Modelle auch bereits mit Ultra-Low-K Dielektrika gefertigt.

Das wurde doch sogar schon mehr oder weniger offiziell geäußert.

The latest chips also contain faster transistors and wire insulation made with a new material called ultra-low-K dielectrics. The material absorbs less energy, so the chips are cooler and are more power efficient, En said.

http://www.informationweek.com/news/...leID=206901459

[mr.dude]

Mich wunderte es nur, nachdem man jahrelang gesagt hat mehr cache bringt nix mit nem IMC, dass jetzt der Cache hochgeschraubt wird.

Ja, das wurde und wird immer mal wieder gerne kolportiert. Aber sicher nicht von AMD. Wie HOT schon sagt, die beste RAM Anbindung kann den Cache nicht ersetzen. Es ist letztendlich eine Kosten-Nutzen-Frage. Viel Cache kostet Die Fläche und letztendlich Ausbeute pro Wafer. AMD konnte sich das gegenüber Intel bisher nicht leisten. Und da die Auswirkungen auf die Performance eben nicht so gravierend ausfallen, hat man sich weitestgehend beschränkt. Was L3 Cache betrifft, hier hätte AMD sicherlich schon beim Barcelona einiges mehr verwendet, nur war das mit 65nm wohl nicht möglich.

[Nighteye]

push

hoffentlich kann amd diesesmal alles einhalten

1Q 09 bis die ersten 45nm Dual Cores (regor) erscheinen sollen.

frage mich wieso dass 1 jahr dauert wo sie jetzt doch schon 45nm produzieren.